專利名稱：具有對稱電路布局的電壓比較器電路的制作方法
技術領域：
本發(fā)明涉及一種電壓比較器電路，并且具體地說，涉及一種適于高速差動信號接口的電壓比較器電路。
背景技術：
差動信號傳送是一種公知的用于獲得高速信號接口的方法。例如，RSDSTM(縮減擺幅差動信號傳送)和迷你LVDSTM(低壓差動信號傳送)將要被標準化為LCD(液晶顯示器)裝置內的LCD驅動器與定時控制器之間的接口連接方案。
用于差動信號傳送的接收機電路通常將電壓比較器電路與差動輸入結合在一起。由差動信號接收機接收到的差動信號的頻率通常在RSDSTM情況下為大約85MHz，并且在迷你LVDSTM情況下大約為200MHz。差動信號的差模信號分量的幅度大約為±50mV，并且共模信號分量的幅度范圍從0.3V到VDD-0.5V，其中VDD是電源電壓。接收機電路內的電壓比較器電路必須滿足上述規(guī)格。然而，利用目前發(fā)布的電路配置，難以同時滿足共模信號分量和工作速度的規(guī)格。
適于差動信號的電壓比較器電路通?；诓顒臃糯笃鞑季帧D1是圖示了日本早期公開專利申請(JP-A-Heisei，03-62712)中所公開的差動放大器電路的結構的電路圖。傳統(tǒng)的差動放大器電路具有第一和第二差動晶體管對DF11和DF12、第一至第五電流鏡電路CM11至CM15、以及第一和第二恒流源I11和I12。
第一差動晶體管對DF11由第一和第二P溝道MOS晶體管MP11和MP12組成。相應地，第二差動晶體管對DF12由第一和第二N溝道MOS晶體管MN11和MN12組成。
第一電流鏡電路CM11的輸入端連接到第一P溝道MOS晶體管MP11的漏極，公共端連接到接地端(VSS端)，并且輸出端連接到第五電流鏡電路CM15的輸入端。另一方面，第二電流鏡電路CM12的輸入端連接到第二P溝道MOS晶體管MP12的漏極，公共端連接到VSS端，并且輸出端連接到差動放大器電路的輸出端OUT。
第三電流鏡電路CM13的輸入端連接到第一N溝道MOS晶體管MN11的漏極，公共端連接到電源端(VDD端)，并且輸出端連接到第二P溝道MOS晶體管MP12并且還連接到第二電流鏡電路CM12的輸入端。第四電流鏡電路CM14的輸入端連接到第二N溝道MOS晶體管MN12的漏極，公共端連接到VDD端，并且輸出端連接到第一電流鏡電路CM11的輸入端并且還連接到第一P溝道MOS晶體管MP11的漏極。最后，第五電流鏡電路CM15的輸入端連接到第一電流鏡電路CM11的輸出端，公共端連接到VDD端，并且輸出端連接到第二電流鏡電路CM12的輸出端并且還連接到差動放大器電路的輸出端OUT。
第一恒流源I11連接在VDD端與第一和第二P溝道MOS晶體管MP11和MP12共同連接的源極之間。第二恒流源I12連接在VSS端與第一和第二N溝道MOS晶體管MN11和MN12共同連接的源極之間。
第一P溝道MOS晶體管MP11和第一N溝道MOS晶體管MN11的柵極共同連接到差動放大器電路的反相輸入端In-。相應地，第二P溝道MOS晶體管MP12和第二N溝道MOS晶體管MN12的柵極共同連接到非反相輸入端In+。
下面給出圖1所示的傳統(tǒng)差動放大器電路的操作分析。
首先，參考圖2和3描述差動晶體管對的基本操作。圖2示出了差動晶體管對的基本電路配置，并且圖3示出了差動晶體管對的輸入-輸出特性。所研究的差動晶體管對由源極共同連接的N溝道MOS晶體管MN21和MN22組成。用于提供電流Iss的恒流源ISS連接在共同連接的源極與VSS端之間。當分別向N溝道MOS晶體管MN21和MN22提供一組DC電壓Vi1和Vi2時，下列公式(1)成立Vi1-VGS1+VGS2-Vi2＝0 …(1)其中，VGS1和VGS2分別是N溝道MOS晶體管MN21和MN22的柵源電壓。
另外，柵源電壓VGS1和VGS2由下列公式表示
β=WLμC0---(2)]]>VGS12Id1β+VT---(3)]]>VGS2=2Id2β+VT---(4)]]>其中，Id1和Id2分別是通過MOS晶體管MN21和MN22的漏極電流，并且W和L分別是N溝道MOS晶體管MN21和MN22的柵極寬度和長度；μ是遷移率，并且C0是每單位面積的柵極氧化膜電容；最后，VT是N溝道MOS晶體管MN21和MN22的閾值電壓。
根據(jù)公式(1)至(4)，輸入電壓Vi1和Vi2之間的最小電壓差ΔVid(此時，來自恒流源ISS的全部偏置電流Iss只流過N溝道MOS晶體管MN21)由如下公式(5)表示ΔVid=Vi1-Vi2(2ISSβ+VT)-VT=2ISSβ---(5)]]>下面，將公共柵源電壓VGSO定義為Vi1＝Vi2時N溝道MOS晶體管MN21和MN22的柵源電壓。因為通過N溝道MOS晶體管MN21和MN22的漏極電流Id1和Id2每個都等于偏置電流Iss的一半，所以公共柵源電壓VGSO由如下公式(6)表示VGS0=ISSβ+VT---(6)]]>根據(jù)公式(5)和(6)，差動晶體管對適當工作的最小電壓差ΔVid表示如下ΔVid=2(VGS0-VT)---(7)]]>公式(7)表示在差動晶體管對內偏置電流只流過一個MOS晶體管的情況。
這樣，當輸入電壓差等于或大于公式(7)所定義的值時，在差動晶體管對內，偏置電流只流過一個晶體管，而不流過另一晶體管。這種操作是比較器操作的基本原理。差動晶體管對表現(xiàn)出圖3所示的輸入-輸出特性；水平軸代表輸入電壓Vi1和Vi2之間的電壓差，并且垂直軸代表通過N溝道MOS晶體管MN21和MN22的漏極電流。
應該注意，取決于與差動晶體管對相連接的下一電路級的配置，當電壓差等于或低于公式(7)所定義的值時，足以獲得比較器操作；這是因為差動晶體管對具有足夠的增益。
接著，下面分析圖1中的傳統(tǒng)差動放大器電路。圖1所示的電路響應于輸入電壓電平，以工作于三種操作模式中的選中一種(1)第一和第二差動晶體管對DF11和DF12都激活的操作模式；(2)只有第一差動晶體管對DF11激活的操作模式；以及(3)只有第二差動晶體管對DF12激活的操作模式。
(1)第一和第二差動晶體管對DF11和DF12都激活時的情形當滿足如下公式所定義的條件時，第一和第二差動晶體管對DF11和DF12都激活VDD-(VGS(MP)+VDS(sat)(I11))＞Vin＞VGS(MN)+VDS(sat)(I12)…(8)其中，Vin是分別提供給反相和非反相輸入端In-和In+的輸入電壓Vin-和Vin+中任意一個；VGS(MP)是P溝道MOS晶體管MP11或MP12的柵源電壓，并且VGS(MN)是N溝道MOS晶體管MN11或MN12的柵源電壓；VDS(sat)(I11)是在電流源I11內的P溝道MOS晶體管(未示出)飽和時的漏源電壓；并且VDS(sat)(I12)是在電流源I12內的N溝道MOS晶體管(未示出)飽和時的漏源電壓。應該注意，MOS晶體管飽和時的漏源電壓剛剛足以讓MOS晶體管工作于五極管(pentode)區(qū)域。
(1-a)Vin-＞Vin+時的操作首先，描述輸入電壓Vin-高于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間差大于公式(7)所定義的電壓ΔVid的情形。應該注意，輸入電壓Vin-和Vin+被分別定義為施加于反相輸入端In-和非反相輸入端In+的電壓。在這種情形中，差動放大器電路執(zhí)行電壓比較器操作，于是偏置電流I1只流過差動晶體管對DF11內的P溝道MOS晶體管MP12；通過第一P溝道MOS晶體管MP11的電流為零。相應地，偏置電流I2只流過差動晶體管對DF12內的N溝道MOS晶體管MN11，并且通過N溝道MOS晶體管MN12的電流為零。
在這種情形中，每個電流鏡電路如下操作。電流鏡電路CM13所產(chǎn)生的輸出電流的電平等同于偏置電流I2的電平，因為N溝道MOS晶體管MN11允許偏置電流I2從電流鏡電路CM13的輸入端流出；應該注意，被稱作每個電流鏡電路的每個方框上所附加的圓圈代表輸入端。第二電流鏡電路CM12接收到的輸入電流是第二P溝道MOS晶體管MP12的漏極電流I1與第三電流鏡電路CM13的輸出電流I2加在一起的和。電流鏡電路CM12被設計為具有鏡像比k；即，電流鏡電路CM12產(chǎn)生的輸出電流電平是輸入到其中的輸入電流電平的k倍。因此，電流鏡電路CM12的輸出電流IO(CM12)由如下公式表示IO(CM12)＝k(I1+I2)…(9)另一方面，電流鏡電路CM14的輸入電流為零，因為通過N溝道MOS晶體管MN12的電流為零。這導致電流鏡電路CM14的輸出電流被設置為零。另外，電流鏡電路CM11接收的輸入電流是電流鏡電路CM14的輸出電流和P溝道MOS晶體管MP11的漏極電流加在一起的和。電流鏡電路CM14的輸出電流和P溝道MOS晶體管MP11的漏極電流都是零，因此，電流鏡電路CM11的輸入電流也是零。因此，電流鏡電路CM11的輸出電流被設置為零。因為電流鏡電路CM11的輸出電流為零，所以電流鏡電路CM15的輸入電流為零，因此電流鏡電路CM15的輸出電流也是零。
從前面的描述可以理解，由于電流鏡電路CM12的操作，差動放大器電路的操作從輸出端OUT抽取電流。輸出端OUT上的電流電平IOUT由如下公式表示IOUT＝k(I1+I2)…(10)這導致輸出端OUT上的電壓電平被下拉到低電平(GND)。
(1-b)Vin-＜Vin+時的操作接著，描述輸入電壓Vin+高于輸入電壓Vin-并且輸入電壓Vin+和Vin-之間差等于或大于公式(7)所定義的值的情形。在這種情形中，差動放大器電路執(zhí)行比較器電路操作，因此偏置電流I1只流過差動晶體管對DF11內的P溝道MOS晶體管MP11，并且通過P溝道MOS晶體管MP12的電流被設置為零。相應地，偏置電流I2只流過差動晶體管對DF12內的N溝道MOS晶體管MN12，并且通過N溝道MOS晶體管MN11的電流被設置為零。
在這種情形中，每個電流鏡電路如下操作。電流鏡電路CM14所產(chǎn)生的輸出電流的電平等同于偏置電流I2的電平，因為N溝道MOS晶體管MN12允許偏置電流I2從電流鏡電路CM14的輸入端流出。電流鏡電路CM11接收到的輸入電流是P溝道MOS晶體管MP11的漏極電流I1與電流鏡電路CM14的輸出電流I2加在一起的和。因此，電流鏡電路CM11的輸出電流IO(CM11)由如下公式表示IO(CM11)＝I1+I2…(11)電流鏡電路CM11的輸出與電流鏡電路CM15的輸入連接在一起，因此電流鏡電路CM15的輸入電流是(I1+I2)。電流鏡電路CM15被設計為具有鏡像比k；即，電流鏡電路CM15產(chǎn)生的輸出電流的電平是輸入到其中的輸入電流電平的k倍。因此，電流鏡電路CM15的輸出電流IO(CM15)由如下公式表示IO(CM15)＝k(I1+I2)…(12)另一方面，電流鏡電路CM13的輸入電流為零，因為N溝道MOS晶體管MN11的漏極電流被設置為零。因此，電流鏡電路CM13的輸出電流也被設置為零。電流鏡電路CM12接收的輸入電流是電流鏡電路CM13的輸出電流和P溝道MOS晶體管MP12的漏極電流加在一起的和。因為這些電流都是零，所以電流鏡電路CM12的輸入電流是零，并且其輸出電流也被設置為零。
根據(jù)前面的描述，由于電流鏡電路CM15的操作，差動放大器電路進行操作，以從輸出端OUT提供電流。輸出端OUT上產(chǎn)生的電流IOUT由如下公式表示IOUT＝k(I1+I2)…(13)這導致輸出端OUT上的電壓電平被上拉到高電平(VDD)。
總之，當?shù)谝缓偷诙顒泳w管對DF11和DF12都激活時，響應于反相輸入端In-和非反相輸入端In+之間的電壓電平差，差動放大器電流進行操作，以抽取或提供通過輸出端的電流IOUT。輸出端OUT上的電流電平由公式(10)和(13)表示。
(2)只有第一差動晶體管對DF11激活時的情形當輸入電壓Vin-和Vin+滿足如下公式所定義的條件時，只有第一差動晶體管對DF11激活0＜Vin＜VGS(MN)+VDS(sat)(I12)…(14)其中，VGS(MN)是N溝道MOS晶體管MN11或MN12的柵源電壓，并且VDS(sat)(I12)是在電流源I12內的N溝道MOS晶體管(未示出)飽和時的漏源電壓。
在這種輸入電壓范圍中，在恒流源I12內的MOS晶體管兩端沒有建立足夠的漏源電壓，因此偏置電流I2被設置為零。結果，差動晶體管對DF12沒有激活。
(2-a)Vin-＞Vin+時的操作首先，描述輸入電壓Vin-高于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間差等于大于公式(7)所定義的最小電壓差ΔVid的情形。在這些條件下，偏置電流I1只流過差動晶體管對DF11內的P溝道MOS晶體管MP12，因此通過第一P溝道MOS晶體管MP11的電流為零。另外，通過差動晶體管對DF12的偏置電流I2為零。
在這種情形中，每個電流鏡電路如下操作沒有電流流過電流鏡電路CM13和CM14，因為偏置電流I2為零。電流鏡電路CM11的輸入電流被設置為零，因為電流鏡電路CM14的輸出電流以及P溝道MOS晶體管MP11的漏極電流為零。因此，電流鏡電路CM11的輸出電流(與電流鏡電路CM15的輸入電流相同)也被設置為零。因為電流鏡電路CM15的輸入電流為零，所以其輸出電流也被設置為零。
另一方面，電流鏡電路CM12接收差動晶體管對DF11內P溝道MOS晶體管MP12的漏極電流，而電流鏡電路CM13的輸出電流為零。即，電流鏡電路CM12的輸入電流與P溝道MOS晶體管MP12的漏極電流I1相同，因此電流鏡電路CM12產(chǎn)生的輸出電流的電平是該輸入電流電平的k倍。因此，由于電流鏡電路CM12的操作，差動放大器電路進行操作，以從輸出端OUT抽取電流。輸出端OUT上的電流電平IOUT等于k·I1，并且輸出端OUT上的輸出電壓被下拉到低電平(GND)。
(2-b)Vin-＜Vin+時的操作接著，描述輸入電壓Vin+高于輸入電壓Vin-并且輸入電壓Vin+和Vin-之間差等于或大于公式(7)所定義的最下電壓差的情形。在這些條件下，偏置電流I1只流過差動晶體管對DF11內的P溝道MOS晶體管MP11，并且通過P溝道MOS晶體管MP12的電流為零。另外，差動晶體管對DF12的偏置電流I2為零。
在這種情形中，每個電流鏡電路如下操作沒有電流流過電流鏡電路CM13和CM14，因為差動晶體管對DF12的偏置電流I2為零。因為電流鏡電路CM13的輸出電流以及P溝道MOS晶體管MP12的漏極電流都是零，所以電流鏡電路CM12的輸入電流也是零，并且電流鏡電路CM12的輸出電流被設置為零。
另一方面，電流鏡電路CM11接收差動晶體管對DF11內P溝道MOS晶體管MP11的漏極電流，而電流鏡電路CM14的輸出電流為零。即，電流鏡電路CM11的輸入電流與P溝道MOS晶體管MP11的漏極電流I1相同，并且電流鏡電路CM12產(chǎn)生的輸出電流的電平與該輸入電流I1的電平相同，該電流被提供給電流鏡電路CM15的輸入端。
電流鏡電路CM15在輸入端接收電流鏡電路CM11的輸出電流，因此產(chǎn)生電流電平是向其輸入的輸入電流電平k倍的輸出電流。由于電流鏡電路CM15的操作，差動放大器電路從輸出端OUT提供電流。輸出端OUT上的電流電平IOUT等于k·I1。這導致輸出端OUT上的電壓電平被上拉到高電平(VDD)。
總之，差動放大器電路響應于反相輸入端In-和非反相輸入端In+之間的輸入電壓差，進行操作，以抽取或提供通過輸出端OUT的電流。在兩種情形中，輸出端OUT上的電流電平都由如下公式表示IOUT＝KI1…(15)(3)只有第二差動晶體管對DF12激活時的情形當輸入電壓Vin-和Vin+滿足如下公式所定義的條件時，只有第二差動晶體管對DF12激活VDD＞Vin＞VDD-(VGS(MP)+VDS(sat(I11)…(16)其中，VGS(MP)是P溝道MOS晶體管MP11或MP12的柵源電壓，并且VDS (sat)(I11)是在電流源I11內的P溝道MOS晶體管(未示出)飽和時的漏源電壓。
在這種輸入電壓范圍中，在恒流源I12內的MOS晶體管兩端沒有建立足夠的漏源電壓，因此偏置電流I2被設置為零。結果，差動晶體管對DF11沒有激活。
通過與前面相同的分析，相應地獲得輸出端OUT上的電流電平，并且無論差動放大器電路操作來抽取還是提供通過輸出端的電流，輸出端OUT上的電流電平都由如下公式表示IOUT＝KI2…(17)上述分析證明了差動放大器電路的驅動能力直接取決于提供給差動晶體管對的偏置電流；增加驅動能力要求增加偏置電流。另外，輸出端上產(chǎn)生的驅動電流用來對與差動放大器電路的輸出端OUT相連接的負載電容進行充電或放電。因此，差動放大器電路的操作速度取決于偏置電流。換言之，提高差動放大器電路的操作速度需要增加差動輸入端的偏置電流。
接著，在下面分析圖1所示的差動放大器電路的功耗。
當輸入電壓Vin-高于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間差等于大于公式(7)所定義的最小電壓差ΔVid時，電源VDD向恒流源I11提供電流電平為I1的偏置電流，并且還向電流鏡電路CM13的公共端提供電流電平為2·I2的電流。因此，如果忽略通過輸出端OUT的電流，則總的靜態(tài)功耗P(Total)由如下公式表示P(Total)＝VDD(I1+2I2)…(18)另一方面，當輸入電壓Vin-低于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間差等于大于公式(7)所定義的最小電壓差ΔVid時，電源VDD向恒流源I11提供電流電平為I1的偏置電流，向電流鏡電路CM14的公共端提供電流電平為2·I2的電流，并且向電流鏡電路CM15的輸入端提供電流電平為I1+I2的電流。因此，如果忽略通過輸出端OUT的電流，則總的靜態(tài)功耗P(Total)由如下公式表示P(Total)＝VDD(2I1+3I2)…(19)圖1所示的傳統(tǒng)差動放大器存在多個缺點。首先，提高操作速度需要增加恒流源I11和I12產(chǎn)生的偏置電流。
另外，傳統(tǒng)差動放大器的電路結構復雜；例如，傳統(tǒng)差動放大器內的兩組差動晶體管對DF11和DF12必然需要執(zhí)行更多的電流鏡像步驟。
此外，更多的電流鏡電路響應于恒流源I11和I12所分發(fā)的偏置電流，產(chǎn)生輸出電流，這不受歡迎地增加了功耗。
另外，沿著從差動晶體管對DF11到輸出端OUT的信號路徑以及沿著從差動晶體管對DF12到輸出端OUT的另一信號路徑存在不同數(shù)目的晶體管。即，從晶體管對DF12開始的信號路徑需要額外的一個電流鏡像步驟(通過使用電流鏡電路CM13或CM14)，來產(chǎn)生輸出電流，以加入到與差動晶體管對DF11相關聯(lián)的輸出電流中。換言之，從差動晶體管對DF12到輸出端OUT的信號路徑比從差動晶體管對DF11開始的信號路徑長。這意味著傳統(tǒng)的差動晶體管電路在只有差動晶體管對DF11激活的情形中與只有差動晶體管對DF12激活的情形中表現(xiàn)出不同的特性。
發(fā)明內容
在本發(fā)明的一個方面中，一種電壓比較器電路由接收一對輸入信號以在輸出端產(chǎn)生輸出信號的差動放大器電路以及對從差動放大器接收到的輸出信號進行波形整形的波形整形電路組成。差動放大器電路包括響應于一對輸入信號以輸出第一和第二輸出電流的第一差動晶體管對；與第一差動晶體管對互補并且響應于一對輸入信號以輸出第三和第四輸出電流的第二差動晶體管對；響應于第一輸出電流產(chǎn)生第一內部電流的第一電流鏡電路；與第一電流鏡電路互補并響應于第三輸出電流產(chǎn)生第三內部電流的第三電流鏡電路；響應于第三輸出電流和第三內部電流產(chǎn)生第二內部電流的第二電流鏡電路；以及與第一電流鏡電路互補并響應于第四輸出電流及第一內部電流產(chǎn)生第四內部電流的第四電流鏡電路。從差動放大器電路的輸出端抽取或向該輸出端提供結果電流(是第二和第四電流加在一起的和)。
在如此構建的電壓比較器電路中，允許沿著從第一差動晶體管對到輸出端的第一信號路徑的電路元件數(shù)目與沿著從第二差動晶體管對到輸出端的第二信號路徑的電路元件數(shù)目相同。這種結構有效地改進了電路對稱性，由此提高了電壓比較器電路的性能。
結合附圖，從下面的描述中將更加清楚本發(fā)明的上述以及其他優(yōu)點和特征，附圖中圖1示出了傳統(tǒng)差動放大器電路；圖2是圖示了差動放大器級的示例性結構的電路圖；圖3是圖示了圖2所示的差動放大器級的輸入-輸出特性的圖表；圖4是圖示了本發(fā)明一個實施例中結合了差動放大器電路的電壓比較器電路的示例性結構的電路圖；圖5圖示了CMOS反相器的電路結構示例；圖6圖示了根據(jù)本發(fā)明的差動放大器電路的示例性電路結構的電路圖；圖7A和7B圖示了一個實施例中電流鏡電路的具體電路結構；圖8A和8B圖示了一個實施例中電流鏡電路的具體電路結構；圖9是圖示了在差動放大器電路結合了圖8A和8B所示的電流鏡電路時根據(jù)本發(fā)明的差動放大器電路的電路結構的電路圖；圖10是圖示了在差動放大器電路結合了圖7A和7B所示的電流鏡電路時根據(jù)本發(fā)明的差動放大器電路的電路結構的電路圖；圖11是圖示了根據(jù)本發(fā)明的電壓比較器電路的電路仿真所獲得的輸入和輸出電壓的波形的圖表。
具體實施例方式
現(xiàn)在將參考說明性實施例描述本發(fā)明。本領域的技術人員應該認識到，使用本發(fā)明的教導，可以實現(xiàn)許多可替代的實施例，并且本發(fā)明并不限于為了解釋目的而說明的實施例。
根據(jù)本發(fā)明的電壓比較器電路的設計基于對傳統(tǒng)差動放大器電路的分析。在一個實施例中，如圖4所示，電壓比較器電路由差動放大器電路40和一組CMOS反相器41至43組成。CMOS反相器41至43串連連接到差動放大器電路40的輸出。串連連接的CMOS反相器41至43用于波形整形。CMOS反相器43充電電壓比較器電路的輸出級。
圖5示出了CMOS反相器41至43的示例性電路配置。參考圖5，CMOS反相器41至43每個都具有N溝道MOS晶體管MN51和P溝道MOS晶體管MP51。N溝道MOS晶體管MN51和P溝道MOS晶體管MP51的柵極共同連接到輸入端，并且它們的漏極共同連接到輸出端。P溝道MOS晶體管MP51的源極連接到電源VDD(或VDD端)，并且N溝道MOS晶體管MN51的源極連接到接地端VSS(或VSS端)。
圖6是圖示了根據(jù)本發(fā)明的差動放大器電路40的電路結構的電路圖。差動放大器電路40具有第一差動晶體管對DF61(具有P溝道MOS晶體管MP61和MP62)、第二差動晶體管對DF62(具有N溝道MOS晶體管MN61和MN62)、第一至第四電流鏡電路CM61至CM64、以及恒流源I61和I62。
電流鏡電路CM61的輸入端連接到差動晶體管對DF61內的P溝道MOS晶體管MP61的漏極，公共端連接到接地端(或VSS端)，并且輸出端連接到電流鏡電路CM64的輸入端。
電流鏡電路CM62的輸入端連接到差動晶體管對DF61內的P溝道MOS晶體管MP62的漏極，公共端連接到負電源VSS(GND)，并且輸出端連接到差動放大器的輸出端。
電流鏡電路CM63的輸入端連接到差動晶體管對DF62內的N溝道MOS晶體管MN61的漏極，公共端連接到電源端(或VDD端)，并且輸出端連接到P溝道MOS晶體管MP62的漏極并且還連接到電流鏡電路CM62的輸入端。
電流鏡電路CM64的輸入端連接到電流鏡電路CM61的輸出并且還連接到差動晶體管對DF62內的N溝道MOS晶體管MN62的漏極，公共端連接到電源端，并且輸出端連接到電流鏡電路CM62的輸出端并且還連接到差動放大器的輸出端OUT。
恒流源I61連接在VDD端與P溝道MOS晶體管MP61和MP62共同連接的源極之間。另一方面，恒流源I62連接在VSS端與N溝道MOS晶體管MN61和MN62共同連接的源極之間。
在該差動放大器電路中，P溝道MOS晶體管MP61和N溝道MOS晶體管MN61的柵極共同連接到反相輸入端In-，并且P溝道MOS晶體管MP62和N溝道MOS晶體管MN62的柵極共同連接到非反相輸入端In+。該差動放大器電路采用將結合兩個互補差動晶體管對的電路結構，由此使允許輸入電壓范圍增大到大約在電壓電平VSS和VDD之間。
電流鏡電路CM61和CM62為差動晶體管對DF61的各個漏極輸出提供電流鏡像。相應地，電流鏡電路CM63和CM64為差動晶體管對DF62的各個漏極輸出提供電流鏡像。電流鏡電路CM61的輸出連接到電流鏡電路CM64的輸入。電流鏡電路CM63的輸出連接到電流鏡電路CM62的輸入。電流鏡電路CM62和CM64的輸出共同連接到輸出端OUT。
電流鏡電路CM62和CM64被設計為具有鏡像比k(＞1)；在電流鏡電路CM62和CM64內輸入電流與輸出電流之比為1∶k。將鏡像比k設置為大于1的值有效地改進了差動放大器電路的驅動能力。另外，這種電路結構有效地改進了電路結構的對稱性，其中沿著與P溝道差動晶體管對相關聯(lián)的信號路徑的電路級數(shù)與沿著與N溝道差動晶體管對相關聯(lián)的信號路徑的電路級數(shù)相同。
下面描述圖6所示的差動放大器電路的操作。圖6所示的電路采用線對線(rail-to-rail)差動放大器結構。該實施例中的差動放大器電路取決于輸入電壓的電壓電平，不同地操作，尤其是恒流源I61和I62的操作。
為了激活恒流源I61，必須在恒流源I61內的P溝道MOS晶體管(未示出)兩端建立足夠的漏源電壓。為了達到這一目的，反相及非反相輸入端In-和In+的輸入電壓Vin-和Vin+必須滿足如下公式Vin＜VDD-(VGS(MP)+VDS(sat)(I61))，其中，Vin是輸入電壓Vin-和Vin+中任一個，VDS(sat)(I61)是恒流源I61內的P溝道MOS晶體管飽和時的漏源電壓，并且VGS(MP)是P溝道MOS晶體管MP61或MP62的柵源電壓。
相應地，為了激活恒流源I62，必須在恒流源I62內的N溝道MOS晶體管(未示出)兩端建立足夠的漏源電壓。反相及非反相輸入端In-和In+的輸入電壓Vin-和Vin+必須滿足如下公式Vin＞VGS(MN61)+VDS(sat)(I62)，其中，VDS(sat)(I62)是恒流源I62內的N溝道MOS晶體管飽和時的漏源電壓，并且VGS(MN)是N溝道MOS晶體管MN61或MN62的柵源電壓。
換句話說，當如下公式成立時差動晶體管對DF61和DF62都激活VGS(MN)+VDS(sat)(I62)＜Vin＜VDD-(VGS(MP)+VDS(sat)(I61))。
另外，當如下公式成立時，只有晶體管對DF62激活而晶體管對DF61不激活Vin＞VDD-(VGS(MP61)+VDS(sat)(I61))。
最后，當如下公式成立時，只有晶體管對DF61激活而晶體管對DF62不激活Vin＜VGS(MN)+VDS(sat)(I62)。
(1)第一和第二差動晶體管對DF61和DF62都激活時的情形描述如下情形中該實施例的差動放大器電路的操作輸入電壓Vin-高于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間的差等于或大于公式(7)所定義的最小電壓差ΔVid，這時差動晶體管對DF61和DF62都激活。
在這種情形中，偏置電流I1只流過第一差動晶體管對DF61內的P溝道MOS晶體管MP62，并且通過P溝道MOS晶體管MP61的電流被設置為零。另一方面，偏置電流I2只流過第二差動晶體管對DF62內的N溝道MOS晶體管MN61，并且通過N溝道MOS晶體管MN62的電流被設置為零。
在這種操作中，每個電流鏡電路如下操作。電流鏡電路CM61的輸出電流被設置為零，因為電流鏡電路CM61的輸入端連接到P溝道MOS晶體管MP61的漏極，并且P溝道MOS晶體管MP61的漏極電流為零。電流鏡電路CM63的輸入端連接到N溝道MOS晶體管MN61的漏極。N溝道MOS晶體管MN61的漏極電流被設置為I2，因此電流鏡電路CM63的輸出電流IOUT(CM63)也被設置為I2。
電流鏡電路CM62的輸入端連接到P溝道MOS晶體管MP62的漏極，并且還連接到電流鏡電路CM63的輸出端。因為P溝道MOS晶體管MP62的漏極電流是I1并且電流鏡電路CM63的輸出電流是I2，所以電流鏡電路CM62在其輸入端接收到電流(I1+I2)。另外，因為電流鏡電路CM62的鏡像比是k，所以電流鏡電路CM62的輸出電流IOUT(CM62)由如下公式表示IOUT(CM62)＝k(I1+I2)…(20)換言之，電流鏡電路CM62從其輸出端抽取輸出電流IOUT(CM62)，并且輸出端上的電壓電平被下拉到低電平，即，下拉到電勢電平VSS。
電流鏡電路CM64的輸入端連接到N溝道MOS晶體管MN62的漏極，并且還連接到電流鏡電路CM61的輸出端。因為N溝道MOS晶體管MN62的漏極電流以及電流鏡電路CM61的輸出電流都是零，所以電流鏡電路CM64的輸出電流也是零。
因此，該實施例中的差動放大器電路從輸出端OUT抽取電流電平為k·(I1+I2)的電流，并且輸出端上的電壓電平被下拉到低電平，即，下拉到電勢電平VSS。
接著，描述這種情形輸入電壓Vin-低于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間的差等于或大于公式(7)所定義的最小電壓差ΔVid。
在這種情形中，偏置電流I1只流過第一差動晶體管對DF61內的P溝道MOS晶體管MP61，并且通過P溝道MOS晶體管MP62的電流被設置為零。另一方面，偏置電流I2只流過第二差動晶體管對DF62內的N溝道MOS晶體管MN62，并且通過N溝道MOS晶體管MN61的電流被設置為零。
在這種情形中，每個電流鏡電路如下操作。P溝道MOS晶體管MP61的漏極電流是I1，并且其漏極連接到電流鏡電路CM61的輸入端。因此，第一電流鏡電路CM61的輸出電流也是I1。
N溝道MOS晶體管MN61的漏極電流是0，并且其漏極連接到電流鏡電路CM63的輸入端。因此第三電流鏡電路CM63的輸出電流也是0。第二電流鏡電路CM62接收到的輸入電流是P溝道MOS晶體管MP62的漏極電流與第三電流鏡電路CM63的輸出電流加在一起的和。因為這些電流都是零，所以第二電流鏡電路CM62的輸入電流和輸出電流都是零。
第四電流鏡電路CM64的輸入端連接到N溝道MOS晶體管MN62的漏極，并且還連接到第一電流鏡電路CM61的輸出端。第四電流鏡電路CM64接收到的輸入電流具有(I2+I1)的電流電平，這是N溝道MOS晶體管MN62的漏極電流與第一電流鏡電路CM61的輸出電流加在一起的和。因為第四電流鏡電路CM64的鏡像比是k，所以第四電流鏡電路CM64的輸出電流IOUT(CM64)由如下公式表示IOUT(CM64)＝k(I1+I2)…(21)因此，差動放大器電路從其輸出端OUT提供電流IOUT(＝k·(I1+I2))，并且輸出端上的電壓電平被上拉到高電平，即，上拉到電源電平VDD。
從公式(20)和(21)可以理解，在輸出端OUT上，下拉電流的電流電平與上拉電流的電流電平相同。因此，即使在輸出端連接到更大的負載電容時，也能以對稱的方式來對上升和下降沿進行整形。這通過波形整形有利地幫助電壓比較器產(chǎn)生占空比為50％的數(shù)字信號。
上面描述了差動晶體管對DF61和DF62都激活的情形。減小輸入差動信號中共模信號電壓導致由N溝道晶體管構成的差動晶體管對DF62不激活。另一方面，增加輸入差動信號中共模信號電壓導致由P溝道晶體管構成的差動晶體管對DF61不激活。下面描述這些情形中各自的操作。
(2)只有第一差動晶體管對DF61激活時的情形首先，描述如下情形減小輸入差動信號的共模信號電壓，從而只有第一差動晶體管對DF61激活，而第二差動晶體管對DF62不激活。
參考圖6，恒流源I62(為N溝道差動晶體管對DF62提供偏置電流I2)由N溝道MOS晶體管構成。通過控制該N溝道MOS晶體管柵極上的電壓，來將偏置電流I2控制在所希望的電流電平。
在這種情形中，激活N溝道差動晶體管對DF62的最小輸入電壓Vin(min)由如下公式表示Vin(min)＝VGS(MN)+VDS(sat)(I62)…(22)其中，VGS(MN)是N溝道MOS晶體管MN61或MN62的柵源電壓，并且VDS(sat)(I62)是在電流源I62內的N溝道MOS晶體管飽和時的漏源電壓。N溝道MOS晶體管飽和時的漏源電壓被定義為剛好足以工作于五極管區(qū)域的電壓。
當任一輸入電壓等于或低于Vin(min)時N溝道差動晶體管對DF62不激活；在這種情形中，只有P溝道差動晶體管對DF61激活。
首先，描述如下情形輸入電壓Vin-(反相輸入端In-的輸入電壓)高于輸入電壓Vin+(非反相輸入端In+的輸入電壓)，這時只有P溝道差動晶體管對DF61激活。在這種情形中，偏置電流I1只流過第一差動晶體管對DF61內的P溝道MOS晶體管MP62，并且通過P溝道MOS晶體管MP61的電流被設置為零。另一方面，第二差動晶體管對DF62沒有激活，因此第一和第二N溝道MOS晶體管MN61和MN62的漏極電流都被設置為零。
這種情形中，每個電流鏡電路如下操作。因為第二差動晶體管對DF62沒有激活，所以與第二差動晶體管對DF62連接的第三電流鏡電路CM63的輸入電流為零。因此，電流鏡電路CM63的輸出電流為零。電流鏡電路CM64的輸入電流也是零，因為N溝道MOS晶體管MN62的漏極電流為零。
第一電流鏡電路CM61(輸入端連接到P溝道MOS晶體管MP61的漏極)的輸入電流為零，因此其輸出電流為零。因此，電流鏡電路CM64的輸入電流(是電流鏡電路CM61的輸出電流與N溝道MOS晶體管MN62的漏極電流加在一起的和)為零。因此，電流鏡電路CM64的輸出電流也被設置為零。
第二電流鏡電路CM62的輸入電流與P溝道MOS晶體管MP62的漏極電流相同，因為第二電流鏡電路CM62的輸入端連接到P溝道MOS晶體管MP62的漏極，并且還連接到第三電流鏡電路CM63的輸出端，并且第三電流鏡電路CM63的輸出電流為零。因此，第二電流鏡電路CM62的輸出電流IOUT(CM62)由如下公式表示IOUT(CM62)＝KI1…(23)換言之，差動放大器電路40從輸出端OUT抽取輸出電流IOUT(＝k·I1)。輸出端OUT上的電壓電平被下拉到低電平，即，下拉到地電平VSS。
接著，描述這種情形輸入電壓Vin-低于輸入電壓Vin+。當輸入電壓Vin-和Vin+之間的差大于公式(7)所定義的最小電壓差ΔVid時，偏置電流I1只流過第一差動晶體管對DF61內的P溝道MOS晶體管MP61，并且通過P溝道MOS晶體管MP62的電流為零。另一方面，第二差動晶體管對DF62沒有激活，于是第一N溝道MOS晶體管MN61和第二N溝道MOS晶體管MN62的漏極電流都被設置為零。
在這種情形中，每個電流鏡電路如下操作。因為第二差動晶體管對DF62沒有激活，所以輸入端與第二差動晶體管對DF62連接的第三電流鏡電路CM63的輸入電流被設置為零。因此，電流鏡電路CM63的輸出電流為零。電流鏡電路CM64的輸入電流也是零，因為電流鏡電路CM64的輸入端連接到N溝道MOS晶體管MN62的漏極，而其漏極電流為零。
第一電流鏡電路CM61(輸入端連接到第一P溝道MOS晶體管MP61的漏極)的輸入電流的電流電平為I1，這與P溝道MOS晶體管MP61的漏極電流相同，因此第一電流鏡電路CM61的輸出電流的電流電平為I1。
第二電流鏡電路CM62(輸入端連接到第二P溝道MOS晶體管MP62的漏極以及第三電流鏡電路CM63的輸出端)的輸入電流被設置為零，因為第二P溝道MOS晶體管MP62的漏極電流以及第三電流鏡電路CM63的輸出電流都是零。因此，第二電流鏡電路CM62的輸出電流也被設置為零。
第四電流鏡電路CM64(輸入端連接到第二N溝道MOS晶體管MN62的漏極以及第一電流鏡電路CM61的輸出端)的輸入電流的電流電平為I1，因為第二N溝道MOS晶體管MN62的漏極電流為零而第一電流鏡電路CM61的輸出電流的電流電平為I1。另外，第四電流鏡電路CM64的鏡像比為k。因此，第四電流鏡電路CM64的輸出電流IOUT(CM64)由如下公式表示IOUT(CM64)＝KI1…(24)在這種操作中，差動放大器電路40從輸出端OUT提供電流IOUT(＝k·I1)。輸出端OUT上的電壓電平被上拉到高電平，即，上拉到電源電平VDD。
從公式(23)和(24)可以理解，在輸出端OUT上，下拉電流的電流電平與上拉電流的電流電平相同。因此，即使在輸出端連接到更大的負載電容時，也能以對稱的方式來對上升和下降沿進行整形。通過波形整形，有利地幫助電壓比較器產(chǎn)生占空比為50％的數(shù)字信號。(3)只有第二差動晶體管對DF62激活時的情形接著，描述如下情形增加輸入電壓Vin-和Vin+的共模信號電壓，從而第一差動晶體管對DF61不激活，而只有第二差動晶體管對DF62激活。
參考圖6，恒流源I61(為P溝道差動晶體管對DF61提供偏置電流I1)由P溝道MOS晶體管構成。通過控制該P溝道MOS晶體管柵極上的電壓，來將偏置電流I1控制在所希望的電流電平。
在這種情形中，激活P溝道差動晶體管對DF61的最大輸入電壓Vin(max)由如下公式表示Vin(max)＝VDD-(VGS(MP)+VDS(sat)(I61))…(25)其中，VGS(MP)是P溝道MOS晶體管MP61或MP62的柵源電壓，并且VDS(sat)(I61)是在電流源I61內的P溝道MOS晶體管飽和時的漏源電壓。P溝道MOS晶體管飽和時的漏源電壓被定義為剛好足以工作于五極管區(qū)域的電壓。
當任一輸入電壓等于或高于Vin(max)時P溝道差動晶體管對DF61不激活；在這種情形中，只有N溝道差動晶體管對DF62激活。
首先，描述如下情形輸入電壓Vin-高于輸入電壓Vin+，這時只有N溝道差動晶體管對DF62激活。在這種情形中，偏置電流I2只流過第二差動晶體管對DF62內的N溝道MOS晶體管MN61，并且通過第二N溝道MOS晶體管MN62的電流被設置為零。另一方面，第一差動晶體管對DF61沒有激活，因此第一P溝道MOS晶體管MP61和第二P溝道MOS晶體管MP62的漏極電流都是零。
這種情形中，每個電流鏡電路如下操作。因為第一差動晶體管對DF61沒有激活，所以輸入端與第一差動晶體管對DF61連接的第一電流鏡電路CM61的輸入電流為零。因此，電流鏡電路CM61的輸出電流被設置為零。第三電流鏡電路CM63(輸入端連接到第一N溝道MOS晶體管MN61的漏極)的輸入電流的電流電平為I2，因為第一N溝道MOS晶體管MN61的漏極電流的電流電平為I2。因此，第三電流鏡電路CM63的輸出電流的電流電平也是I2。
第二電流鏡電路CM62的輸入端連接到第三電流鏡電路CM63的輸出端，并且還連接到第二P溝道MOS晶體管MP62的漏極。P溝道差動晶體管對MP61沒有激活，于是第二P溝道MOS晶體管MP62的漏極電流為零。因此，第二電流鏡電路CM62的輸入電流的電流電平為I2，并且第二電流鏡電路CM62的輸出電流的電流電平IOUT(CM62)由如下公式表示IOUT(CM62)＝KI2…(26)第四電流鏡電路CM64(輸入端連接到第二N溝道MOS晶體管MN62的漏極以及第一電流鏡電路CM61的輸出端)的輸入電流為零，因為第二N溝道MOS晶體管MN62的漏極電流以及第一電流鏡電路CM61的輸出電流都是零。因此，第四電流鏡電路的輸出電流也是零。
因此，差動放大器電路40從輸出端OUT抽取輸出電流IOUT(＝k·I2)，并且輸出端OUT上的電壓電平被下拉到低電平，即，下拉到地電平VSS。
接著，描述這種情形輸入電壓Vin-低于輸入電壓Vin+，這時只有第二差動晶體管對DF62激活。當輸入電壓Vin-和Vin+之間的差大于公式(7)所定義的最小電壓差ΔVid時，偏置電流I2只流過第二差動晶體管對DF62內的第二N溝道MOS晶體管MN62，并且通過第一N溝道MOS晶體管MN61的電流被設置為零。另一方面，第一差動晶體管對DF61沒有激活，因此第一和第二P溝道MOS晶體管MP61和MP62的漏極電流都是零。
這種情形中，每個電流鏡電路如下操作。因為第一差動晶體管對DF61沒有激活，所以與第一差動晶體管對DF61連接的第一電流鏡電路CM61的輸入電流為零。第一電流鏡電路CM61的輸出電流為零。
另外，第三電流鏡電路CM63(輸入端連接到第一N溝道MOS晶體管MN61的漏極)的輸入電流被設置為零，因為第一N溝道MOS晶體管MN61的漏極電流為零。因此，第三電流鏡電路CM63的輸出電流也被設置為零。
第二電流鏡電路CM62的輸入端連接到第三電流鏡電路CM63的輸出端以及第二P溝道MOS晶體管MP62的漏極。因為P溝道差動晶體管對MP61沒有激活，所以第二P溝道MOS晶體管MP62的漏極電流為零。第三電流鏡電路CM63的輸出電流也是零。因此，第二電流鏡電路CM62的輸入電流為零，因此其輸出電流IOUT(CM62)為零。
第四電流鏡電路CM64的輸入端連接到第一電流鏡電路CM61的輸出端以及第二N溝道MOS晶體管MN62的漏極。因為第一電流鏡電路CM61的輸出電流為零，并且第二N溝道MOS晶體管MN62的漏極電流的電流電平為I2，所以第四電流鏡電路CM64的輸入電流的電流電平為I2。另外，第四電流鏡電路CM64的鏡像比為k。因此，第四電流鏡電路CM64的輸出電流IOUT(CM64)由如下公式表示IOUT(CM64)＝KI2…(27)換言之，差動放大器電路40從輸出端OUT提供電流IOUT(＝k·I2)。輸出端OUT上的電壓電平被上拉到高電平，即，上拉到電源電平VDD。
從公式(26)和(27)可以理解，在輸出端OUT上，下拉電流的電流電平與上拉電流的電流電平相同。因此，即使在輸出端連接到更大的負載電容時，也能以對稱的方式來對上升和下降沿進行整形。通過波形整形有利地幫助電壓比較器產(chǎn)生占空比為50％的數(shù)字信號。
這樣，即使在切換第一差動晶體管對DF61與第二差動晶體管對DF62的操作時，下拉電流的電流電平也與上拉電流的電流電平相同。這允許輸出數(shù)字信號在波形整形之后由于波形對稱性而具有50％的占空比。
然后分析圖6所示的差動放大器電路40的功耗。該分析針對差動晶體管對DF61和DF62都激活的情形。
當輸入電壓Vin-高于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間差等于大于公式(7)所定義的最小電壓差ΔVid時，通過電流鏡電路CM64的電流為零。電源VDD向恒流源I61提供電流電平為I1的偏置電流，并且向電流鏡電路CM63的公共端提供電流電平為2I2的電流。因此，總的靜態(tài)功耗P(Total)由如下公式表示
P(Total)＝VDD(I1+2I2)…(28)應該注意，在該分析中忽略了通過輸出端OUT的電流。
另一方面，當輸入電壓Vin-低于輸入電壓Vin+并且輸入電壓Vin-和Vin+之間差等于大于公式(7)所定義的最小電壓差ΔVid時，通過第三電流鏡電路CM63的電流為零。電源VDD向恒流源I61提供電流電平為I1的偏置電流，向第四電流鏡電路CM64的輸入端提供電流電平為I1+I2的電流。應該注意，通過第四電流鏡電路CM64的輸出端的電流是從輸出端OUT流出的電流。因此，總的靜態(tài)功耗P(Total)由如下公式表示P(Total)＝VDD(2I1+I2)…(29)應該注意，在該分析中忽略了通過輸出端OUT的電流。
從公式(28)和(29)與公式(18)和(19)的比較中可以理解，公式(29)所表示的功耗低于公式(19)所表示的功耗。換言之，圖6所示的差動放大器電路40的功耗低于圖1所示的差動放大器電路的功耗。
雖然希望電壓比較器電路產(chǎn)生矩形波，但是圖6所示的差動放大器電路40的輸出信號隨著頻率的增加表現(xiàn)出波形失真。因此，在該實施例中，一組CMOS反相器電路41至43串連連接到差動放大器電路40的輸出，如圖4所示。串連連接的CMOS反相器電路41至43提供波形整形，以產(chǎn)生矩形波。具體地說，將CMOS反相器電路41至43的閾值電平設置為大約是VDD的一半。當每個反相器的輸入電平低于閾值電平時，每個反相器將其輸出上拉到高電平(VDD)。另一方面，當每個反相器的輸入電平高于閾值電平時，每個反相器將其輸出下拉到低電平(VSS)。這種操作實現(xiàn)了波形整形。與僅使用一個CMOS反相器來進行波形整形相比，使用多個CMOS反相器有利于獲得改進的波形整形。
下面描述在圖6所示的差動放大器電路40內結合的電流鏡電路。圖7A和7B示出了Widlar類型電流鏡電路。圖7A圖示了電流鏡電路CM7a，其被配置來抽取一對輸入和輸出電流。電流鏡電路CM7a具有N溝道MOS晶體管MN71和N溝道MOS晶體管MN72。N溝道MOS晶體管MN71和MN72的柵極共同連接到N溝道MOS晶體管MN71的漏極。N溝道MOS晶體管MN71的漏極連接到電流鏡電路CM7a的輸入端。N溝道MOS晶體管MN71和MN72的源極共同連接到電流鏡電路CM7a的公共端。N溝道MOS晶體管MN72的漏極連接到電流鏡電路CM7a的輸出端。
圖7B圖示了電流鏡電路CM7b，其被配置來輸出一對輸入和輸出電流。電流鏡電路CM7b具有P溝道MOS晶體管MP71和MP72。P溝道MOS晶體管MP71和MP72的柵極共同連接到P溝道MOS晶體管MP71的漏極。P溝道MOS晶體管MP71的漏極連接到電流鏡電路CM7b的輸入端。P溝道MOS晶體管MP71和MP72的源極共同連接到電流鏡電路CM7b的公共端。P溝道MOS晶體管MP72的漏極連接到輸出端。
電流鏡電路CM7a的鏡像比k取決于N溝道MOS晶體管MN71和MN72的柵極寬度和長度的尺寸。當N溝道MOS晶體管MN71或P溝道MOS晶體管MP71的柵極寬度和長度分別為WM1和LM1，并且N溝道MOS晶體管MN72的柵極寬度和長度分別為WM2和LM2時，如下公式成立WM1LM1:WM2LM2=1:k---(30)]]>這對電流鏡電路CM7b同樣適用。
此時，電流鏡電路CM7a的輸入和輸出電流Iin和IOUT之間的關系由如下公式給出IOUT＝KIin…(31)這是基于這一事實如公式(2)至(4)(表示MOS晶體管的柵源電壓VGS與漏極電流ID之間的關系)所示，漏極電流ID正比于W/L。調節(jié)MOS晶體管的柵極寬度(W)與柵極長度(L)的比，以獲得所希望的鏡像比k。
圖10是圖示了其中結合了圖7A和7B所示的電流鏡作為圖6所示的差動放大器電路40內的電流鏡電路CM61至CM64的具體電路結構的電路圖。圖10所示的差動放大器電路內的電路元件與圖6所示的差動放大器電路內的電路元件之間的關聯(lián)如下。
圖6中的第一差動晶體管對DF61對應于圖10中的差動晶體管對DF101，并且差動晶體管對DF61內的P溝道MOS晶體管MP61和MP62分別對應于P溝道MOS晶體管MP101和MP102。第二差動晶體管對DF62對應于差動晶體管對DF102，并且差動晶體管對DF62內的N溝道MOS晶體管MN61和MN62分別對應于N溝道MOS晶體管MN101和MN102。
第一電流鏡電路CM61對應于電流鏡電路CM101，并且第一電流鏡電路CM61的輸入和輸出端分別對應于N溝道MOS晶體管MN103和MN104的漏極。第二電流鏡電路CM62對應于電流鏡電路CM102，并且第二電流鏡電路CM62的輸入和輸出端分別對應于N溝道MOS晶體管MN105和MN106的漏極。第三電流鏡電路CM63對應于電流鏡電路CM103，并且第三電流鏡電路CM63的輸入和輸出端分別對應于P溝道MOS晶體管MP103和MP104的漏極。第四電流鏡電路CM64對應于電流鏡電路CM104，并且輸入和輸出端分別對應于P溝道MOS晶體管MP105和MP106的漏極。恒流源I61和I62分別對應于恒流源I101和I102。
嚴格來說，由于各個電流鏡電路上的壓降，圖10所示的差動放大器電路的允許輸入電壓范圍不能覆蓋地電平VSS與電源電平VDD之間的整個電壓范圍。也就是說，在地電平VSS(GND)與電源電平VDD附近存在該差動放大器電路不工作的工作區(qū)域。這意味著圖10所示的差動放大器電路沒有實現(xiàn)嚴格意義上的線對線操作。
例如，在地電平VSS(GND)附近的允許輸入范圍由如下公式表示Vin＞V(CM)-VGS(MP)+VDS(sat)…(32)其中，Vin是輸入電壓Vin-和Vin+中任意一個，并且V(CM)是電流鏡電路上的壓降，VGS(MP)是P溝道MOS晶體管MP101或MP102的柵源電壓，并且VDS(sat)是P溝道MOS晶體管MP101或MP102飽和時的漏源電壓。P溝道MOS晶體管MP101或MP102飽和時的漏源電壓被定義為剛剛足以工作于五極管區(qū)域的電壓。
如果輸入的輸入電壓不滿足公式(32)所定義的要求，則會導致不能獲得所希望的特性。圖7B中的電流鏡電路上的壓降V(CM)由如下公式表示V(CM)＝VGS…(33)其中，VGS是MOS晶體管的柵源電壓，由如下公式表示
VGS=2IDβ+VT]]>β=WLμC0---(34)]]>其中，VT是MOS晶體管的閾值電壓，并且ID是漏極電流。
公式(33)中的壓降V(CM)與N溝道MOS晶體管的柵源電壓VGS相同，并且公式(32)中的電壓VGS(MP)與P溝道MOS晶體管的柵源電壓VGS相同。因此，公式(32)意味著由于電路元件的變化而不允許輸入電壓Vin降低到地電平VSS。對于在電源電平VDD附近的工作范圍同樣如此。也就是說，由于電路元件的變化而不允許輸入電壓Vin增加到電源電平VDD。
圖8A和8B所示的電流鏡電路結構有效地減小了電流鏡電路上的壓降V(CM)，即，與圖7A和7B所示的電流鏡電路結構相比，有效地增大了允許輸入電壓范圍。
下面描述圖8A和8B所示的電流鏡電路結構。圖8A圖示了電流鏡電路CM8a的結構，其被配置來抽取一對輸入和輸出電流。電流鏡電路CM8a具有N溝道MOS晶體管MN81、MN82和MN83、以及恒流源I8a和恒壓源V8a。電流鏡電路CM8a的輸入端連接到N溝道MOS晶體管MN81的漏極，并且還連接到N溝道MOS晶體管MN83的源極。N溝道MOS晶體管MN83的漏極連接到N溝道MOS晶體管MN81和MN82的柵極，并且還連接到恒流源I8a。N溝道MOS晶體管MN83的柵極連接到恒壓源V8a，并且相對于公共端被上拉到電壓V1的電壓電平。N溝道MOS晶體管MN82的漏極連接到電流鏡電路CM8a的輸出端。N溝道MOS晶體管MN82和MN81的源極共同連接到電流鏡電路CM8a的公共端。
圖8B圖示了電流鏡電路CM8b，其被配置來提供一對輸入和輸出電流。電流鏡電路CM8b具有P溝道MOS晶體管MP81、MP82和MP83、以及恒流源I8b和恒壓源V8b。電流鏡電路CM8b的輸入端連接到P溝道MOS晶體管MP81的漏極以及P溝道MOS晶體管MP83的源極。P溝道MOS晶體管MP83的漏極連接到P溝道MOS晶體管MPN81和MP82的柵極以及恒流源I8b。P溝道MOS晶體管MP83的柵極連接到恒壓源V8b，并且被設置為比公共端的電壓電平低V1的電壓電平。P溝道MOS晶體管MP82的漏極連接到電流鏡電路CM8b的輸出端。P溝道MOS晶體管MP82和MP81的源極連接在一起，并且連接點是電流鏡電路CM8b的公共端。
下面描述電流鏡電路CM8a/CM8b的輸入-輸出特性。來自輸入端的電流Iin以及來自恒流源I8a(或I8b)的電流I1流過N溝道MOS晶體管MN81或P溝道MOS晶體管MP81的漏極。因此，N溝道MOS晶體管MN81或P溝道MOS晶體管MP81的漏極電流ID(M1)是電流Iin與I1加在一起的和，因此漏極電流ID(M1)由如下公式表示ID(M1)＝Iin+I1…(35)當如公式(30)所定義的那樣來設計N溝道MOS晶體管MN81和MN82的尺寸時，電流鏡電路CM8a和CM8b的輸入和輸出電流Iin和IOUT之間的關系由如下公式表示IOUT＝k(Iin+I1)…(36)當輸入電流Iin遠大于恒定電流I1時，如下公式成立IOUT＝KIin…(37)公式(37)表明圖8A中的電流鏡電路工作時表現(xiàn)出鏡像比k。
圖8A和8B所示的電流鏡電路結構與圖7A和7B所示的電流鏡電路的結構相比有效地減小了它們兩端的壓降。圖8A和8B所示的電流鏡電路兩端的壓降由如下公式表示V(CM)＝V1-VGS(M3)…(38)其中，V1是恒壓源V8a或V8b所產(chǎn)生的電壓，并且VGS(M3)是N溝道MOS晶體管MN83或P溝道MOS晶體管MP83的柵源電壓。
由于電壓V1必須滿足一定的要求這一事實，電流鏡電路兩端的壓降V(CM)的減小存在限制。具體地說，電壓V1必須滿足如下條件N溝道MOS晶體管MN81或P溝道MOS晶體管MP81工作于五極管區(qū)域。該條件由如下公式表示VDS(sat)(M1)＜V1-VGS(M3)…(39)其中，VGS(M3)是MOS晶體管MN83或MP83的柵源電壓，并且VDS(sat)(M1)是MOS晶體管MN81/MP81飽和時的漏源電壓，這被定義為剛好足以工作于五極管區(qū)域的電壓。
公式(39)描述了恒壓源電壓V1的下限，并且還存在上限。恒壓源電壓V1的過度增大會不希望地導致MOS晶體管MN83和MP83進入三極管區(qū)域，這會引起這樣的問題MOS晶體管MN83和MP83不能進行所希望的操作。定義恒壓源電壓V1上限的條件由如下公式表示VDS(sat)(M3)＜VGS(M1)-(V1-VGS(M3))…(40)其中，VGS(M1)是MOS晶體管MN81或MP81的柵源電壓，VGS(M3)是MOS晶體管MN83或MP83的柵源電壓，并且VDS(sat)(M3)是MOS晶體管MN83/MP83飽和時的漏源電壓，這被定義為剛好足以工作于五極管區(qū)域的電壓。
必須將電壓V1配置為滿足公式(39)和(40)所定義的兩個要求。當將電壓V1配置為滿足這些要求時，電流鏡電路的壓降V(CM)可以降低到大約0.2V。結果，允許差動放大器電路的輸入電壓Vin-和Vin+的范圍大約從地電平VSS到電源電平VDD。換言之，在圖6的差動放大器電路40內使用圖8所示的電流鏡電路有效地擴大了允許輸入電壓范圍。
圖9是圖示了圖8A和8B所示的電流鏡電路被結合作為圖6所示的差動放大器電路40中的電流鏡電路CM61至CM61的具體電路結構的電路圖；圖8A所示的電流鏡電路被結合作為圖6所示的電流鏡電路CM61和CM62，并且圖8B所示的電流鏡電路被結合作為電流鏡電路CM63和CM64。圖9所示的差動放大器電路內的電路元件與圖6所示的差動放大器電路內的電路元件之間的關聯(lián)如下。
圖6中的第一差動晶體管對DF61對應于圖9中的差動晶體管對DF91，并且形成差動晶體管對的P溝道MOS晶體管MP61和MP62對應于P溝道MOS晶體管MP91和MP92。第二差動晶體管對DF62對應于差動晶體管對DF92，并且形成差動晶體管對的N溝道MOS晶體管MN61和MN62對應于N溝道MOS晶體管MN91和MN92。恒流源I61和I62對應于恒流源I91和I92。
第一電流鏡電路CM61對應于N溝道MOS晶體管MN93、MN94和MN95、恒流源I95以及恒壓源V91。第一電流鏡電路CM61的輸入端對應于N溝道MOS晶體管MN94的漏極與N溝道MOS晶體管MN95的源極的連接點，并且第一電流鏡電路CM61的輸出端對應于N溝道MOS晶體管MN93的漏極。與圖8A中的電流鏡電路的對應關系如下。恒流源I95和恒壓源V91分別對應于圖8A中的恒流源I8a和恒壓源V8a。N溝道MOS晶體管MN93、MN94和MN95分別對應于圖8A中的N溝道MOS晶體管MN81、MN82和MN83。
第二電流鏡電路CM62對應于N溝道MOS晶體管MN96、MN97和MN98、恒流源I96以及恒壓源V91。恒壓源V91提供偏置電壓，并且由第一和第二電流鏡電路CM61和CM62共享。第二電流鏡電路CM62的輸入端對應于N溝道MOS晶體管MN96的漏極與N溝道MOS晶體管MN98的源極的連接點，并且輸出端對應于N溝道MOS晶體管MN97的漏極。來自第三電流鏡電路的電流通過N溝道MOS晶體管MN98輸入。與圖8A中的電流鏡電路的對應關系如下。恒流源I96和恒壓源V91分別對應于圖8A中的恒流源I8a和恒壓源V8a。N溝道MOS晶體管MN96、MN97和MN98分別對應于N溝道MOS晶體管MN81、MN82和MN83。
第三電流鏡電路CM63對應于P溝道MOS晶體管MP93、MP94和MP95、恒流源I93以及恒壓源V92。輸入端對應于P溝道MOS晶體管MP94的漏極與P溝道MOS晶體管MP95的源極的連接點，并且輸出端對應于P溝道MOS晶體管MP93的漏極。與圖8B中的電流鏡電路的對應關系如下。恒流源I93和恒壓源V92分別對應于圖8B中的恒流源I8b和恒壓源V8b。P溝道MOS晶體管MP94、MP93和MP95分別對應于圖8B中的P溝道MOS晶體管MP81、MP82和MP83。
第四電流鏡電路CM64對應于P溝道MOS晶體管MP96、MP97和MP98、恒流源I94以及恒壓源V92。恒壓源V92只提供偏置電壓，并且由第三和第四電流鏡電路CM63和CM64共享。第四電流鏡電路CM64的輸入端對應于P溝道MOS晶體管MP96的漏極與P溝道MOS晶體管MP98的源極的連接點，并且第四電流鏡電路CM64的輸出端對應于P溝道MOS晶體管MP97的漏極。來自第一電流鏡電路的電流通過P溝道MOS晶體管MP98輸入；該電流從P溝道MOS晶體管MP98流向N溝道MOS晶體管MN93。與圖8B中的電流鏡電路的對應關系如下。恒流源I94和恒壓源V92分別對應于圖8B中的恒流源I8b和恒壓源V8b。P溝道MOS晶體管MP96、MP97和MP98分別對應于圖8B中的P溝道MOS晶體管MP81、MP82和MP83。
圖11圖示了如上所述進行設計的差動放大器電路的輸入電壓、輸出信號以及串連CMOS反相器所產(chǎn)生的結果輸出信號的仿真波形。
如這里所述，本發(fā)明的電壓比較器電路尤其適于在低電源電壓下操作的高速差動接口電路，并且表現(xiàn)出寬的允許輸入電壓范圍。使用根據(jù)本發(fā)明的電路使得可以實現(xiàn)低功耗、寬允許輸入范圍、高速且元件數(shù)更少的電壓比較器電路。
顯然，本發(fā)明不限于上述實施例，在不脫離本發(fā)明的范圍的前提下，能夠對這些實施例做出修改和改變。
權利要求
1.一種電壓比較器電路，包括差動放大器電路，接收一對輸入信號，以在輸出端產(chǎn)生輸出信號；和波形整形電路，對從所述差動放大器電路接收到的所述輸出信號進行波形整形，其中所述差動放大器電路包括第一差動晶體管對，響應于所述一對輸入信號，輸出第一和第二輸出電流；第二差動晶體管對，與所述第一差動晶體管對互補，并且響應于所述一對輸入信號，輸出第三和第四輸出電流；第一電流鏡電路，響應于所述第一輸出電流，產(chǎn)生第一內部電流；第三電流鏡電路，與所述第一電流鏡電路互補，并且響應于所述第三輸出電流，產(chǎn)生第三內部電流；第二電流鏡電路，響應于所述第三輸出電流和所述第三內部電流，產(chǎn)生第二內部電流；以及第四電流鏡電路，與所述第一電流鏡電路互補，并且響應于所述第四輸出電流以及所述第一內部電流，產(chǎn)生第四內部電流，其中從所述差動放大器電路的所述輸出端抽取或向所述差動放大器電路的所述輸出端提供結果電流，所述結果電流是所述第二和第四電流加在一起的和。
2.根據(jù)權利要求1所述的電壓比較器電路，其中所述第一電流鏡電路被設計為產(chǎn)生所述第一內部電流，從而所述第一內部電流的電流電平與所述第一輸出電流的電流電平相同，其中所述第三電流鏡電路被設計為產(chǎn)生所述第三內部電流，從而所述第一內部電流的電流電平與所述第三輸出電流的電流電平相同，所述第二電流鏡電路被設計為產(chǎn)生所述第二內部電流，從而所述第二內部電流的電流電平是所述第三輸出電流與所述第三內部電流加在一起的電流電平的k倍，其中k大于1，并且其中所述第四電流鏡電路被設計為產(chǎn)生所述第二內部電流，從而所述第二內部電流的電流電平是所述第四輸出電流與所述第一內部電流加在一起的電流電平的k倍。
3.根據(jù)權利要求1所述的電壓比較器電路，其中所述波形整形電路包括至少一個反相器電路。
4.根據(jù)權利要求1所述的電壓比較器電路，其中所述第一差動晶體管對包括第一導電類型的第一和第二MOS晶體管，其中所述第二差動晶體管對包括第二導電類型的第三和第四MOS晶體管，其中所述第二導電類型與所述第一導電類型互補，其中所述差動放大器電路還包括第一恒流源，連接到所述第一和第二MOS晶體管的共同連接的源極；和第二恒流源，連接到所述第三和第四MOS晶體管的共同連接的源極，其中所述第一MOS晶體管的漏極連接到所述第一電流鏡電路的輸入，其中所述第二MOS晶體管的漏極連接到所述第二電流鏡電路的輸入，其中所述第三MOS晶體管的漏極連接到所述第三電流鏡電路的輸入，其中所述第四MOS晶體管的漏極連接到所述第四電流鏡電路的輸入，其中所述第一和第三MOS晶體管的柵極共同連接到所述差動放大器電路的輸入端之一，并且其中所述第二和第四MOS晶體管的柵極共同連接到所述差動放大器電路的所述輸入端的另一個。
5.根據(jù)權利要求1所述的電壓比較器電路，其中所述第一至第四電流鏡電路中每一個包括第五和第六MOS晶體管，它們具有共同連接的柵極和共同連接的源極；第七MOS晶體管，其漏極連接到所述第五和第六MOS晶體管的所述共同連接柵極，并且其源極連接到所述第五MOS晶體管的漏極，所述第七MOS晶體管的柵極連接到恒壓源；恒流源，連接到所述第七MOS晶體管的所述漏極；電流輸入端，連接到所述第五MOS晶體管的所述漏極以及所述第七MOS晶體管的所述源極；公共端，連接到所述第五和第六MOS晶體管的所述共同連接源極；以及電流輸出端，連接到所述第六MOS晶體管的漏極。
6.根據(jù)權利要求3所述的電壓比較器電路，其中所述至少一個反相器電路包括P溝道MOS晶體管；和N溝道MOS晶體管，其中所述P溝道和N溝道晶體管的漏極共同連接到所述反相器電路的輸出，其中所述P溝道和N溝道晶體管的柵極共同連接到所述反相器電路的輸入，其中所述P溝道MOS晶體管的源極連接到電源端，并且其中所述N溝道MOS晶體管的源極連接到接地端。
7.一種電壓比較器電路，包括差動放大器電路，和一組串連連接到所述差動放大器電路的輸出端的CMOS反相器電路，其中所述差動放大器電路包括第一差動晶體管對，包括第一和第二P溝道MOS晶體管；第二差動晶體管對，包括第一和第二N溝道MOS晶體管；第一電流鏡電路，對所述第一P溝道MOS晶體管的漏極輸出進行鏡像；第二電流鏡電路，對所述第二P溝道MOS晶體管的漏極輸出進行鏡像；第三電流鏡電路，對所述第一N溝道MOS晶體管的漏極輸出進行鏡像；第四電流鏡電路，對所述第二N溝道MOS晶體管的漏極輸出進行鏡像；其中所述第一電流鏡電路的輸出連接到所述第四電流鏡電路的輸入，其中所述第三電流鏡電路的輸出連接到所述第二電流鏡電路的輸入，其中所述第二和第四電流鏡電路的輸出共同連接到所述差動放大器電路的所述輸出端，其中所述第一P溝道MOS晶體管和所述第一N溝道MOS晶體管的柵極共同連接到反相輸入端，并且其中所述第二P溝道MOS晶體管和所述第二N溝道MOS晶體管的柵極共同連接到非反相輸入端。
8.根據(jù)權利要求7所述的電壓比較器電路，其中所述第二和第四電流鏡電路的鏡像比為k，k大于1。
9.根據(jù)權利要求7所述的電壓比較器電路，其中所述第一至第四電流鏡電路中每一個包括第一和第二MOS晶體管，它們具有共同連接的柵極和共同連接的源極；第三MOS晶體管，其源極連接到所述第一MOS晶體管的漏極，其漏極連接到所述第一和第二MOS晶體管的所述共同連接柵極，并且所述第七MOS晶體管的柵極連接到恒壓源；恒流源，連接到所述第三MOS晶體管的所述漏極；電流輸入端，連接到所述第一MOS晶體管的所述漏極以及所述第三MOS晶體管的所述源極；公共端，連接到所述第一和第二MOS晶體管的所述共同連接源極；以及電流輸出端，連接到所述第二MOS晶體管的漏極。
全文摘要
一種電壓比較器電路，由接收一對輸入信號以在輸出端產(chǎn)生輸出信號的差動放大器電路以及與輸出端連接的波形整形電路組成。差動放大器電路包括響應于一對輸入信號以輸出第一和第二輸出電流的第一差動晶體管對；響應于一對輸入信號以輸出第三和第四輸出電流的第二差動晶體管對；響應于第一輸出電流產(chǎn)生第一內部電流的第一電流鏡電路；與第一電流鏡電路互補并響應于第三輸出電流產(chǎn)生第三內部電流的第三電流鏡電路；響應于第三輸出電流和第三內部電流產(chǎn)生第二內部電流的第二電流鏡電路；以及與第二電流鏡電路互補并響應于第四輸出電流及第一內部電流產(chǎn)生第四內部電流的第四電流鏡電路。從差動放大器電路的輸出端抽取或向該輸出端提供結果電流。
文檔編號G01R19/165GK1777026SQ20051012670
公開日2006年5月24日 申請日期2005年11月17日 優(yōu)先權日2004年11月17日
發(fā)明者西村浩一 申請人:恩益禧電子股份有限公司