專利名稱：硅上互連電容提取的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及根據(jù)權(quán)利要求1所述的電路、根據(jù)權(quán)利要求8所述的方法以及根據(jù)權(quán)利要求10所述的半導體芯片。
背景技術(shù)：
隨著工藝技術(shù)穩(wěn)定地縮小以及設計尺寸的增加，需要提供合適的精度級的新的互連驗證工具。通常，互連驗證通過提取工具和分析工具的結(jié)合來實現(xiàn)。提取工具提供用于互連的RC值，所述RC值依次被分析工具使用。因此，分析的質(zhì)量取決于提取的質(zhì)量。一般而言，評價互連提取工具的關(guān)鍵因素是容量、精度和速度。因此，在深亞微米(DSM)和超深亞微米(UDSM)超大規(guī)模集成(VLSI)電路中，對本地測量(最合適的是在芯片上測量)工藝的重要變量的需求日益增加。如果能夠快速且有效地測量工藝變化，則可改進芯片的質(zhì)量控制，提供更好的硅速度評價，有助于控制操作參數(shù)如電壓和頻率，以優(yōu)化速度和功率耗散。
晶體管是前端(front-end)，互連是后端(back-end)。以前已經(jīng)采用多種不同的方法來測量芯片上電容。這些方法包括環(huán)形振蕩器(ringos)、橋、匹配晶體管、RC時間測量等。這些工藝要么不精確，要么需要專用的外部硬件來測量。如果能夠容易地測量芯片上電容，則有助于工程師在芯片質(zhì)量控制中評價速度和診斷工藝失敗。
互連提取的最佳方式是硅本身。因此，可以使用以靶技術(shù)在硅晶片上制造的測試結(jié)構(gòu)來表征特定的功能，以使工藝合格以及驗證并改進提取模型。這樣的有源方法例如使用芯片上傳感器電路來使得可以測量電流，通過所述有源方法，例如，可以得知引線電容。例如，在1993 NYSpringer-Verlag，Narain Arora的“用于VLSI電路仿真的MOSFET建模理論與實踐(MOSFET Modeling for VLSI Circuit SimulationTheory andPractice)”中詳細地記載了一種用于測量MOSFET電容的有源芯片測試方法。這個技術(shù)首先在1995年被法國蒙彼利埃大學的P.Nouet和A.Khalkhal用來測量互連電容。在1996年出版的IEEE技術(shù)文摘國際電子器件會議(IEEETech.Digest International Electron Devices Meeting)的J.C.Chen，B.McGaughy，D.sylvester和C.Hu的“芯片上aF互連的基于電荷的測量技術(shù)(An On-Chip Atto Farad(aF)Interconnect Charge-Based CapacitanceMeasurement Technique)”中公開了簡化的概念。
圖1示出了由被構(gòu)造成功能如反相器的NMOS晶體管和PMOS晶體管構(gòu)成的公知的有源方法。除了一個反相器包括將要測量的未知的互連電容之外，兩個反相器的構(gòu)造相同。在圖1中示出的Vp信號和Vn信號是不重疊的信號，以確保在同一時間所述兩個反相器中的每個反相器中只有一個晶體管導通。信號Vp和信號Vn從外部雙脈沖發(fā)生器產(chǎn)生，所述雙脈沖發(fā)生器獨立地控制脈沖寬度。信號Vp和信號Vn施加到反相器的柵。在圖1中，未知的電容C可以從下面的公式中通過測量兩個反相器的平均漏電流之差而獲得i1‾-i2‾=f·∫0VDDCdv=C·VDD·f⇒C=i1‾-i2‾Vdd·f,]]>其中，f是信號Vp和信號Vn的頻率，VDD是所提供的電壓， 和 是反相器的各個平均漏電流。
然而，這個方法有幾個缺點。通常在pA至nA范圍內(nèi)的漏電流中的每個必須通過各個電流計來測量。此外，測試信號Vp和Vn的頻率的精確性以及電源電壓VDD對所得到的電容值有影響。此外，需要頻率穩(wěn)定的雙脈沖發(fā)生器、兩個可靠的電流計以及微伏范圍內(nèi)的低噪聲DC電源。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種外部硬件要求最低的用于芯片上電容提取的電路和方法。本發(fā)明的另一目的是提供一種芯片上電容提取電路，所述芯片上電容提取電路提供了較高的精度，有利地通過對所使用的半導體器件中的工藝變量進行自補償而提供高精度。本發(fā)明的又一目的是提供一種芯片上電容提取電路，所述芯片上電容提取電路傳輸易于測量的輸出信號。本發(fā)明的另一目的是提供一種電路和方法，其中，測試信號的頻率的偏差可以被用作關(guān)于工藝參數(shù)的額外的信息。
本發(fā)明的所有或特定目的可以通過下面的電路解決，用于互連電容測量的所述電路芯片集成在半導體上，并包括信號發(fā)生裝置，所述信號發(fā)生裝置用于產(chǎn)生周期性脈沖信號，所述脈沖信號連接到第一信號延遲裝置和第二信號延遲裝置，所述第一信號延遲裝置和第二信號延遲裝置用于分別延遲所述脈沖信號，除了所述第二信號延遲裝置被構(gòu)造成具有受所述互連電容影響的延遲之外，所述第一延遲裝置和所述第二延遲裝置在各方面是相同的，還存在邏輯XOR門裝置，用于連接各所述第一延遲裝置的第一延遲信號和所述第二延遲裝置的第二延遲信號，所述邏輯XOR門裝置連接到信號積分裝置，所述信號積分裝置連接到模數(shù)轉(zhuǎn)換裝置。
本發(fā)明的所有或特定目的可以通過下面的方法解決，用于互連電容提取和工藝變量測量的所述方法包括下面的步驟產(chǎn)生周期性脈沖信號；通過第一延遲裝置和第二延遲裝置延遲所述脈沖信號，其中，所述第二延遲裝置的延遲受所述電容的影響；通過用于得到差分脈沖信號的邏輯XOR功能來邏輯組合所述各第一延遲的脈沖信號和所述第二延遲的脈沖信號；對所述差分脈沖信號積分；以及將所述積分的差分脈沖信號轉(zhuǎn)換成數(shù)字輸出信號。所述方法可以進一步包括對所述產(chǎn)生步驟中的所述脈沖信號的脈沖頻率進行計數(shù)的步驟。
在本發(fā)明的第一實施例中，所述信號發(fā)生裝置是環(huán)形振蕩器，所述環(huán)形振蕩器包括至少一個邏輯NAND門和由第一偶數(shù)個連續(xù)連接的邏輯門元件構(gòu)成的反饋環(huán)。無需明說，可以使用另一邏輯門裝置(例如，邏輯NOR門)代替邏輯NAND門來建立所述環(huán)形振蕩器。此外，所述第一延遲裝置和所述第二延遲裝置中的每個包括第二偶數(shù)個連續(xù)連接的邏輯門元件，所述第二延遲裝置的所述邏輯門元件在各輸出處以所述電容作負載?；旧?，任何種類的邏輯門元件可以用來建立所述環(huán)形振蕩器以及所述第一延遲裝置和所述第二延遲裝置。優(yōu)選地，所述邏輯門元件中的每個是邏輯反相器門。根據(jù)本發(fā)明這個實施例的電路安裝的優(yōu)點在于對晶體管中的工藝變量進行自補償。
在本發(fā)明的第二實施例中，所述電路進一步包括頻率計數(shù)裝置，所述頻率計數(shù)裝置連接到由所述信號發(fā)生裝置產(chǎn)生的所述周期性的脈沖信號。有益地，由所述頻率計數(shù)裝置(例如，數(shù)字計數(shù)器電路)發(fā)出的所述頻率可以被用作監(jiān)視器，從而通過分析所述頻率的偏差來測量前端中的工藝變量。
在所述第一實施例和所述第二實施例的進一步發(fā)展中，所述第一延遲裝置和所述第二延遲裝置中的每個進一步包括在所述各延遲裝置和所述邏輯XOR門裝置之間互連的額外的邏輯門元件。有益地，使得輸入到所述邏輯XOR門裝置的信號的響應速率相似。
由于所述電路非常精確并且很易于測量，所以可以作為任何種類的制造半導體芯片的工藝監(jiān)視器。因此，除了其它的集成電路之外，根據(jù)本發(fā)明的所述電路可以有益地集成在半導體芯片上。此外，所述電路提供了數(shù)字格式的輸出，所述數(shù)字格式的輸出可以用簡單的外部硬件快速地測量并且是精確的。
根據(jù)本發(fā)明的所述電路可以有益地用作除其它集成電路之外集成在半導體芯片上的半導體傳感器電路，用于監(jiān)視半導體技術(shù)的芯片上工藝變化。因此，通過用于監(jiān)視半導體工藝的芯片上工藝變化的除了其它的集成電路之外的集成在半導體芯片上的半導體傳感器電路可以有益地使用根據(jù)本發(fā)明的所述方法。所述電路和所述方法可以最有益地用來監(jiān)視半導體技術(shù)的芯片上工藝變量，例如互連電容或工藝變化。


通過下面結(jié)合附圖對本發(fā)明多個實施例的詳細描述，將更全面地理解本發(fā)明，其中圖1示出了根據(jù)現(xiàn)有技術(shù)的用于測量電流的傳感器電路，從該電路中可以得知未知電容C；圖2示出了根據(jù)本發(fā)明的用于硅上互連電容提取(OSICX)的電路的方框圖；圖3示出了圖2的OSICX電路的重要節(jié)點處的波形；圖4根據(jù)本發(fā)明優(yōu)選實施例的OSICX電路的方框圖；圖5示出了在圖4的OSICX電路中使用的振蕩器電路；和圖6示出了在圖4的OSICX電路中使用的延遲線電路。
具體實施例方式
雖然本發(fā)明可以被修改成各種變型和替換形式，但是本發(fā)明的細節(jié)將在附圖中以示例的方式示出，并將被詳細描述。然而，應該理解，其目的不是將本發(fā)明限制于所描述的具體實施例。相反，本發(fā)明是為了覆蓋落入由權(quán)利要求限定的本發(fā)明的范圍內(nèi)的所有變型、等同物以及替換。
現(xiàn)在參照圖2，圖2示出了根據(jù)本發(fā)明的用于硅上互連電容提取(OSICX)的電路10的方框圖。存在用于產(chǎn)生周期性脈沖信號的信號發(fā)生裝置20。信號發(fā)生裝置20具有控制輸入(節(jié)點A)。節(jié)點A處的邏輯高信號使得信號發(fā)生裝置20能夠工作，并且所產(chǎn)生的脈沖信號在輸出(節(jié)點B)處輸出。脈沖信號連接到差分塊30，差分塊30包括用于分別延遲脈沖信號的第一信號延遲裝置31和第二信號延遲裝置32。除了第二信號延遲裝置32被構(gòu)造成具有受(未知的)互連電容Cx影響的延遲之外，第一延遲裝置31和第二延遲裝置32在各方面是相同的。存在邏輯XOR門35，用于連接各第一延遲裝置31和第二延遲裝置32的各第一延遲信號和第二延遲信號。第一延遲信號和第二延遲信號出現(xiàn)在電路10的各節(jié)點C和D處。邏輯XOR門35連接到信號積分裝置40，信號積分裝置40將XOR門35輸出的脈沖信號轉(zhuǎn)化成節(jié)點G處的輸出信號，該輸出信號具有基本上恒定的電平。
因為所提出的程序有利地減小了在電路10的元件中使用的晶體管中的工藝變化(或者工藝變量、過程變量；process variation)，所以圖2中的電路10的安裝精確地測量電容Cx。從下面的描述中，原因?qū)⒆兊妹黠@。電路10的信號處理可以如下面的圖3所示，在圖3中，在重要的節(jié)點(以字母A至G表示)處示出了電路10中存在的信號的波形。節(jié)點A處的信號表示使信號發(fā)生裝置20能夠工作和不能工作的控制信號的電平。節(jié)點B處表示的是所產(chǎn)生的脈沖信號的波形，該波形的周期為PT。需要指出的是，脈沖信號為高激活還是低激活對電路10的功能沒有影響。在節(jié)點C處的信號與通過第一延遲裝置31并因而被延遲了延遲時間T31之后所產(chǎn)生的脈沖信號相對應。節(jié)點D處的信號與穿過第二延遲裝置32并被延遲了總延遲時間T32之后所產(chǎn)生的脈沖信號相對應。由于除了第二延遲裝置32被構(gòu)造成延遲進一步受到(未知的)互連電容Cx影響之外，第一延遲裝置31和第二延遲裝置32在各方面是相同的，所以間隔Ti與額外的傳輸時間(即，由互連電容Cx導致的延遲時間)相對應。節(jié)點F處示出的是由節(jié)點C處的第一延遲信號和節(jié)點D處的第二延遲信號的邏輯XOR連接而產(chǎn)生的差分脈沖信號。首先，所述差分脈沖信號的頻率是節(jié)點B處的脈沖信號的頻率的兩倍。第二，所述差分脈沖信號的負載時間與時間間隔Ti(即T32與T31之差T32-T31)相對應。由于Ti是由電容Cx導致的，所以所述差分脈沖信號的脈沖攜帶關(guān)于未知的電容Cx的信息。換言之，所述差分脈沖信號包含持續(xù)時間與第二延遲信號的延遲時間T32和第一延遲信號的延遲時間T31之差相對應。因此，中間脈沖信號是差分塊30的差分脈沖信號輸出。在使得信號發(fā)生裝置20能夠工作之后的短的建立時間之后，在節(jié)點G處提供具有基本上恒定的電平的輸出信號，該輸出信號的基本上恒定的電平與未知互連電容Cx的值相對應。
現(xiàn)在參照圖4，通過參照圖4，描述本發(fā)明的優(yōu)選實施例。為了簡潔起見，將只論述與圖2中的電路10不同之處。與圖2中的電路10相比，圖4中的電路11額外具有頻率計數(shù)器28和模數(shù)(A/D)轉(zhuǎn)換器50。頻率計數(shù)器28連接到電路11的節(jié)點B處的信號。因此，脈沖信號頻率可以用作監(jiān)視器，來測量前端的工藝變化(或者工藝變量、過程變量；process variation)，所述前端的工藝變化通過脈沖信號頻率的偏差反映出來。A/D轉(zhuǎn)換器50將節(jié)點G處的模擬輸出信號轉(zhuǎn)換成具有數(shù)字格式的輸出信號。因此，與電容Cx相對應的脈沖信號頻率和輸出信號以可以容易地由最小的外部硬件讀取的數(shù)字格式呈現(xiàn)。此外，在圖4中，示出了用于積分裝置40的最小的示例，所述積分裝置40的最小的示例為由串聯(lián)電阻器RTP和并聯(lián)電容CTP構(gòu)成的低通濾波器。電阻RTP可以由多晶硅制成，MOS柵可以用來制成電容器CTP。頻率計數(shù)器是將測量脈沖信號發(fā)生裝置20的頻率的數(shù)字電路。此外，存在第一地線61，第一地線61通過隔離信號發(fā)生部分并因而降低噪聲來提高信號質(zhì)量。
在圖5中，示出了圖4的優(yōu)選實施例的信號發(fā)生裝置20的構(gòu)造。用于產(chǎn)生脈沖信號的環(huán)形振蕩器21由反饋環(huán)形成，所述反饋環(huán)包括12個反相器22和一個兩輸入NAND門24。如果在控制節(jié)點A處的控制信號被設為‘0’，則環(huán)形振蕩器21關(guān)閉，即禁止，如果控制節(jié)點A處的控制信號被設為‘1’，則環(huán)形振蕩器21打開，即使能。再次添加地線62、63和64，來隔離每個部分并減小噪聲。當反饋環(huán)完成時，環(huán)形振蕩器21以頻率fosc＝1/PT振蕩，其中，fosc根據(jù)下面的方程(1)基本上與所使用的晶體管的電阻R和電容Ct的乘積成比例fosc=1kRCt---(1)]]>在方程(1)中，k是比例常數(shù)，R是晶體管電阻，所述電阻是環(huán)形振蕩器21的反相器22中使用的p型晶體管和n型晶體管的電阻之和，Ct是晶體管電容?？梢杂胮型晶體管和n型晶體管的平均電阻來估算有效的晶體管電阻R=Rn+Rp2---(2)]]>然后，所產(chǎn)生的頻率為fosc的脈沖信號被提供到差分塊30(圖2、圖4)中。從圖3中的波形可以看出，與未負載的延遲線相比，負載有未知的電容Cx的延遲線的脈沖將被延遲。這個延遲是由于額外的電容Cx而引起的。這個附加的延遲通過XOR門35的邏輯功能被轉(zhuǎn)化為脈沖信號。這個脈沖Ti的寬度與互連電容Cx和有效的晶體管電阻R成比例Ti＝mRC(3)其中，m是常數(shù)。
圖6示出了具有各延遲線31和32的優(yōu)選實施例的圖4中的差分塊30的實施方式。圖6中的延遲線31和32被布置成兩行。需要指出的是，在優(yōu)選實施例中，延遲線31和32由四個反相器33和額外的反相器34構(gòu)成。在第二延遲線32上，四個反相器加載有需要測量的相同的電容Cx。由于選擇了偶數(shù)個相同的反相器，所以滿足方程(2)。此外，在環(huán)形振蕩器中使用的反相器22與在差分塊30的延遲線31和32中使用的反相器33和34相同。額外的反相器被添加在延遲線31和32上，使得XOR門35的輸入處的響應速率相似。再次添加地線65、66和67來隔離延遲線31和35，并減小噪聲。通過這個實施方式，滿足了精確度要求和面積要求。
在優(yōu)選實施例中，環(huán)形振蕩器21中的偶數(shù)個反相器22與延遲線31和32中的偶數(shù)個反相器33相同，因而方程(1)和方程(3)中的電阻R相同。如上所述，在低通濾波器40的輸入節(jié)點F處的脈沖信號的頻率是方程(1)給出的頻率的兩倍，所述脈沖信號具有方程(3)給出的占空比(duty ratio)。低通濾波器40將這個脈沖信號轉(zhuǎn)換成DC電壓Vout，所述DC電壓Vout是所述占空比與脈沖的周期之比。從而，從方程(1)和方程(3)得出V=TtTosc=mRCXkRCt=k1CxCt---(4)]]>從方程(4)中可以看出，有利的是，晶體管電阻R不影響結(jié)果。由于氧化物生長是制造中最關(guān)鍵且非常具有特征的步驟，所以晶體管電容Ct大部分為柵電容是非常穩(wěn)定的參數(shù)。然而，對工藝敏感的晶體管電阻項(即，晶體管電阻器R)被消去。
通常使用的沒有考慮晶體管(前端)性能變化的硅上測量在最新的CMOS工藝中可能具有30％的誤差。在根據(jù)本發(fā)明的電路中，環(huán)形振蕩器考慮晶體管性能變化并對其進行補償。根據(jù)實驗，在這個工藝中前端引起的誤差為大約1-2％。這個補償前端變化的方法是新穎的，并使得這個電路遠優(yōu)于未補償?shù)南到y(tǒng)。有利地，可以用A/D轉(zhuǎn)換器將模擬輸出電壓Vout數(shù)字化。因此，輸入信號和輸出信號都是數(shù)字的，并且容易測量。此外，控制和測量可以與標準測試環(huán)境相兼容。
圖4的電路構(gòu)造提供了多個優(yōu)點。首先，門之間的互連小。第二，構(gòu)造是對稱的，且所有單元在相同的環(huán)境下。第三，可以實現(xiàn)好的匹配。第四，地線將每個部分隔離并將電源線上的噪聲保持為低。無需明說，本發(fā)明構(gòu)思的其它實施方式在延遲線31和32以及環(huán)形振蕩器21中可以使用不同數(shù)目和/或類型的邏輯門。此外，布局構(gòu)造也可以改變。
最后但依然很重要，需要指出的是，當在說明書(包括權(quán)利要求書)中使用術(shù)語“包括”時，該術(shù)語“包括”意在表明存在所描述的特征、裝置、步驟或元件，但是不排除存在或添加一個或多個其它特征、裝置、步驟、元件或者它們的組。此外，權(quán)利要求中的單數(shù)詞語不排除多個這樣的元件存在。此外，任何標號不限制權(quán)利要求的范圍。另外，需要指出的是，“連接”應該被理解為相連接的那些元件之間存在電流路徑；即，“連接”不意味著那些元件直接相連。
權(quán)利要求
1.一種電路(10)，所述電路(10)集成在半導體芯片上、用于互連電容(Cx)測量，所述電路(10)包括信號發(fā)生裝置(20)，所述信號發(fā)生裝置(20)用于產(chǎn)生連接到第一信號延遲裝置(31)和第二信號延遲裝置(32)的周期性脈沖信號，用于分別延遲所述脈沖信號，其中，所述第二信號延遲裝置(32)被構(gòu)造成具有受所述互連電容(Cx)影響的延遲；邏輯XOR門裝置(35)，所述邏輯XOR門裝置(35)用于分別連接所述第一延遲裝置(31)的第一延遲信號和所述第二延遲裝置(32)的第二延遲信號，所述邏輯XOR門裝置(35)連接到信號積分裝置(40)；以及所述信號積分裝置(40)連接到模數(shù)轉(zhuǎn)換裝置(50)。
2.根據(jù)權(quán)利要求1所述的電路(10)，其中，所述電路(10)進一步包括連接到所述信號發(fā)生裝置(20)的頻率計數(shù)裝置(28)。
3.根據(jù)權(quán)利要求1所述的電路(10；11)，其中，所述信號發(fā)生裝置(20)是環(huán)形振蕩器(21)，所述環(huán)形振蕩器(21)包括邏輯NAND門裝置(24)和具有第一偶數(shù)個連續(xù)連接的邏輯門元件(22)的反饋環(huán)。
4.根據(jù)權(quán)利要求1至權(quán)利要求3之一所述的電路(10；11)，其中，所述第一延遲裝置(31)和所述第二延遲裝置(32)中的每個包括第二偶數(shù)個連續(xù)連接的邏輯門元件(33)，所述第二延遲裝置(32)的所述邏輯門元件(33)在各輸出處以所述電容(Cx)作負載。
5.根據(jù)權(quán)利要求4所述的電路(10；11)，其中，所述第一延遲裝置(31)和所述第二延遲裝置(32)中的每個進一步包括在所述各延遲裝置(31、32)和所述邏輯XOR門裝置(35)之間互連的額外的邏輯門元件(34)。
6.根據(jù)前述權(quán)利要求之一所述的電路(10；11)，其中，所述邏輯門元件(22、33、34)中的每個是邏輯反相器門裝置。
7.根據(jù)前述權(quán)利要求之一所述的電路，其中，除了其它的集成電路之外，所述電路集成在半導體芯片上。
8.一種用于電容提取的方法，所述方法包括下面的步驟產(chǎn)生周期性脈沖信號；通過第一延遲裝置和第二延遲裝置延遲所述脈沖信號，其中，所述第二延遲裝置的延遲受所述電容的影響；通過邏輯XOR功能來邏輯組合所述各第一延遲的脈沖信號和所述第二延遲的脈沖信號，用于得到差分脈沖信號；對所述差分脈沖信號積分；以及將所述積分的差分脈沖信號轉(zhuǎn)換成數(shù)字輸出信號。
9.根據(jù)權(quán)利要求8所述的用于電容提取的方法，所述方法進一步包括以下步驟對所述產(chǎn)生步驟中的所述脈沖信號的脈沖頻率計數(shù)。
10.一種半導體芯片，所述半導體芯片包括根據(jù)權(quán)利要求1至8之一所述的電路。
全文摘要
本發(fā)明涉及一種用于硅上互連電容(C
文檔編號G01R31/28GK101088015SQ200580044815
公開日2007年12月12日 申請日期2005年12月19日 優(yōu)先權(quán)日2004年12月23日
發(fā)明者普魯維·斯恩達克拉, 馬塞爾·佩爾戈姆, 吉恩·G·威爾寧, 亨德里克斯·J·M·維恩德里克 申請人:皇家飛利浦電子股份有限公司