專利名稱：優(yōu)化探針臺扎針次數(shù)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種大規(guī)模集成電路芯片量產(chǎn)測試中測試時間優(yōu)化的方 法，特別是涉及一種優(yōu)化探針臺扎針次數(shù)的方法。
技術(shù)背景在大規(guī)模集成電路芯片量產(chǎn)測試中，測試時間是一個非常重要的指 標(biāo)，每枚晶園的扎針次數(shù)、測試時間均不相同。由于受到現(xiàn)有探針臺的設(shè) 計的限制，無法自行優(yōu)化扎針次數(shù)，因此有可能存在一些冗余的扎針次數(shù)， 浪費(fèi)了整枚晶園的測試時間。發(fā)明內(nèi)容本發(fā)明要解決的技術(shù)問題是提供一種對探針臺扎針次數(shù)進(jìn)行優(yōu)化的 方法，它可以最大限度的實(shí)現(xiàn)探針臺扎針次數(shù)的優(yōu)化，從而減少測試時間。為解決上述技術(shù)問題，本發(fā)明的優(yōu)化探針臺扎針次數(shù)的方法是采用如 下技術(shù)方案實(shí)現(xiàn)的，首先，對被測晶園進(jìn)行芯片分布取樣，然后，根據(jù)晶 園圖形和探針卡形狀的具體情況，對所有可能的步進(jìn)路線進(jìn)行窮舉計算， 得到所有可能路線的扎針次數(shù)，并同時記錄所有可能路線的起始位置和步 進(jìn)路線，從所有結(jié)果中選取最少的扎針次數(shù)進(jìn)行起始位置和行進(jìn)路線的指 定。采用本發(fā)明的方法可以在程序優(yōu)化的基礎(chǔ)上，盡最大可能縮短量產(chǎn)晶園的測試時間。例如釆用優(yōu)化方法進(jìn)行整枚晶園測試大約可節(jié)省10 30
次芯片測試的時間，對于測試時間較長的芯片來說，無疑節(jié)省了大量測試 時間，最大限度降低了芯片的測試成本。


下面結(jié)合附圖與具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明 圖1是探針臺實(shí)際測試時步進(jìn)方式示意圖；圖2是依據(jù)圖1所示的步進(jìn)方式在晶園的不同起始位置扎針的示意圖；圖3是實(shí)現(xiàn)本發(fā)明所述方法的測試系統(tǒng)示意圖。
具體實(shí)施方式
如圖3所示，采用本發(fā)明的方法對多芯片晶園進(jìn)行量產(chǎn)并行測試，可以 采用由大型邏輯測試儀、自動探針臺和專用探針卡等硬件構(gòu)成的硬件測試 系統(tǒng)l，并將由操作系統(tǒng)、專用測試程序及專用測試向量等構(gòu)成的軟件測試 系統(tǒng)2輸入該硬件系統(tǒng)1進(jìn)行測試。測試對象是量產(chǎn)芯片(被測元件)。并行測試的個數(shù)由測試儀可以支持 的方式?jīng)Q定，可以為4個/8個、16個/32個等。測試用探針卡形狀為長方形如AxB， A、 B可為l、 2、 4、 8、 16。同測 方式為lx(2/4/6/8/16)、 2x(2/4/6/8/16)、 4x(2/4/6/8/16) 、 8x(2/4/6/8 /16)或16x (2/4/6/8/16)。軟件測試系統(tǒng)2的專用測試程序采用了對所有的可能的步進(jìn)路線(窮舉 算法)進(jìn)行計算的方法，先對整枚晶園的芯片分布取樣，其次根據(jù)探針卡 形狀與晶園芯片分布匹配的情況，將所有路線的扎針次數(shù)計算出來進(jìn)行比 較，并且記錄所有可能路線的步進(jìn)方式。本發(fā)明對支持圖l所示步進(jìn)方式的
探針臺具有很好的適用性；對于不同探針臺、不同晶園分布均可以計算， 適用范圍廣泛。在對所有的可能路線進(jìn)行計算后，根據(jù)每條線路扎針次數(shù)的具體情 況，對數(shù)據(jù)進(jìn)行整理，并同時記錄所有可能路線的起始位置和步進(jìn)路線， 從所有結(jié)果中選取最少的扎針次數(shù)進(jìn)行起始位置和行進(jìn)路線的指定從而 使得整枚晶園測試時間最少，，優(yōu)化測試時間。例如對于圖2所示晶園分布圖，所用的探針卡形狀為2x8，則根據(jù)圖 l的行進(jìn)路線的方式，根據(jù)起始位置的不同，從左至右之字型共有8種方 式，從上至下之字型共有2種方式，則共有十種方式，將每一種路線的扎 針次數(shù)計算出來，得到10個數(shù)據(jù)，從中挑選出最少的次數(shù)，并得到最優(yōu) 化路線。圖2 (a)所示的方式，進(jìn)行測試，從黑色標(biāo)記處起始，路線從左至 右之字型，即圖1 (a)所示的步進(jìn)方式，每枚芯片共需1767次扎針測試。圖2 (b)所示的方式，進(jìn)行測試，從黑色標(biāo)記處起始，路線從上至 下之字型，即圖1 (b)所示的步進(jìn)方式，每枚芯片共需1710次扎針測試。
權(quán)利要求
1、一種優(yōu)化探針臺扎針次數(shù)的方法，其特征在于首先，對被測晶園進(jìn)行芯片分布取樣，然后，根據(jù)晶園圖形和探針卡形狀的具體情況，對所有可能的步進(jìn)路線進(jìn)行窮舉計算，得到所有可能路線的扎針次數(shù)，并同時記錄所有可能路線的起始位置和步進(jìn)路線，從所有結(jié)果中選取最少的扎針次數(shù)進(jìn)行起始位置和行進(jìn)路線的指定。
2、 如權(quán)利要求l中所述的優(yōu)化探針臺扎針次數(shù)的方法其特征在于同測探針卡形狀為長方形，同測方式為lx(2/4/6/8/16)、 2x (2/4/6/8/16)、 4x (2/4/6/8/16) 、 8x (2/4/6/8/16)或16x (2/4/6/8/16)。
全文摘要
本發(fā)明公開了一種優(yōu)化探針臺扎針次數(shù)的方法，通過對晶圓上所有芯片的位置進(jìn)行數(shù)據(jù)采集，并根據(jù)探針卡的形狀與晶圓匹配的形狀，將所有可能的扎針路線及次數(shù)全部計算出來，根據(jù)結(jié)果得到最少的扎針次數(shù)。采用本發(fā)明的方法可以極大限度縮短整枚晶圓的測試時間，極大的降低的測試成本，提升芯片的競爭力。
文檔編號G01R31/00GK101149413SQ20061011640
公開日2008年3月26日 申請日期2006年9月22日 優(yōu)先權(quán)日2006年9月22日
發(fā)明者惠力蓀, 杜發(fā)魁, ?？Ｖ?申請人:上海華虹Nec電子有限公司