專利名稱：一種單端輸入的遲滯比較電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于模擬集成電路領(lǐng)域，具體涉及一種單端輸入的遲滯比較電路，是一種單端輸入且自身產(chǎn)生比較閾值電壓的遲滯比較電路，尤其適用于集成電路中的遲滯比較器。
背景技術(shù)：
在集成電路芯片的應(yīng)用領(lǐng)域中，對于芯片的某個輸入或輸出電壓常常會有最高和最低電位的限制，那么相應(yīng)的就需要在芯片中設(shè)計電路對這個電壓進行檢測。一旦該電壓過高或者過低時，就輸出一定的信號對芯片進行保護或者關(guān)斷等操作。
檢測電路的實現(xiàn)方法就是采用合適的比較電路，而且由于檢測電路的輸出信號還需要對芯片進行一定的控制，因此使用單純的比較電路會造成芯片的不穩(wěn)定性，需要用到遲滯比較電路。這樣一旦當(dāng)輸入電壓低于其下限電位時，遲滯比較電路就輸出使芯片關(guān)斷的控制信號。而且當(dāng)輸入電壓在其下限電位左右微小的波動時，遲滯比較電路仍然只會輸出使芯片關(guān)斷的控制信號。只有當(dāng)輸入電壓高于下限電位一定的數(shù)值時，遲滯比較電路才會發(fā)生翻轉(zhuǎn)輸出另一種狀態(tài)的控制信號使芯片正常工作。
傳統(tǒng)的遲滯比較電路為雙端輸入差動對結(jié)構(gòu)，不僅需要從外部引入?yún)⒖茧娖絍REF，往往還需要外部電路為其提供偏置電壓VBIAS。這樣的比較電路在芯片上會占用較大的面積，而且電路性能還會受到參考電平VREF和偏置電壓VBIAS的波動的影響。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種單端輸入的遲滯比較電路，該遲滯比較電路具有獨立的工作能力，電路所占的面積小、結(jié)構(gòu)簡單而且性能穩(wěn)定。
本發(fā)明提供的一種單端輸入的遲滯比較電路，其特征在于該遲滯比較電路包括用于產(chǎn)生閾值電壓VTH和進行比較的閾值電壓產(chǎn)生環(huán)路，以及用于產(chǎn)生遲滯電壓VHYS的正反饋支路；其中，正反饋支路由電流源I3和開關(guān)SW串聯(lián)構(gòu)成；閾值電壓產(chǎn)生環(huán)路包括PMOS管P1、P2、NMOS管N3、N4和電流源I1、I2，PMOS管P1的柵極作為輸入端CTRL，其漏極接地，源極與NMOS管N3的源極相接并連接到正反饋支路的開關(guān)SW，開關(guān)SW的另一端接電流源I3的輸出端；NMOS管N3為二極管連接，其柵極與漏極相連后又分別連接到NMOS管N4的柵極和電流源I1的輸出端；NMOS管N4的漏極接電流源I2的輸出端，源極與PMOS管P2的源極相連；PMOS管P2的柵極和漏極接地；電流源I1、I2和I3的輸入端均與電源VDD相接。
本發(fā)明與現(xiàn)有的技術(shù)相比本電路沒有使用差動對結(jié)構(gòu)，不需要外部電路為其提供參考電壓，而且本電路自身具有偏置產(chǎn)生電路，所以也不需要外部電路為其提供偏置電壓。本發(fā)明的遲滯比較電路具有由四個MOS管構(gòu)成的環(huán)路以及與之配合的電流源，它們組成了本遲滯比較電路的閾值電壓產(chǎn)生部分，再加上由電流源和開關(guān)組成的正反饋支路，共同組成了本遲滯比較電路的核心部分。通過對閾值電壓產(chǎn)生部分中的電流源I1與電流源I2的大小，或者NMOS管N3與NMOS管N4的比例關(guān)系以及PMOS管P1與PMOS管P2的比例關(guān)系的調(diào)節(jié)，則可以實現(xiàn)不同大小的翻轉(zhuǎn)閾值電壓VTH。通過對正反饋支路中的電流源I3的大小的調(diào)節(jié)，則可以實現(xiàn)不同大小的遲滯電壓VHYS。當(dāng)本遲滯比較電路的各個參數(shù)設(shè)定后，電路即可在電源供電的情況下獨立的工作在芯片內(nèi)部。例如當(dāng)本遲滯比較電路應(yīng)用于白光LED驅(qū)動芯片中，對調(diào)光信號進行檢測，在調(diào)光信號電壓低于本電路所設(shè)定的翻轉(zhuǎn)閾值時，本電路輸出相應(yīng)的控制信號將關(guān)斷芯片中的大部分模塊，以起到保護作用。而且由于電路的獨立性，在其他模塊不工作時本電路仍能完成對調(diào)光信號進行檢測的功能。因此，當(dāng)所檢測的調(diào)光信號恢復(fù)正常時，本電路又會輸出控制信號來啟動芯片重新工作。在電源電壓相對穩(wěn)定的芯片中(電源電壓的波動在正負(fù)10％以內(nèi))，本遲滯比較電路的翻轉(zhuǎn)閾值和遲滯電壓都是相當(dāng)穩(wěn)定的，工作性能良好。


圖1為本發(fā)明的遲滯比較電路的電路原理圖；圖2為本發(fā)明的遲滯比較電路的改進方案的電路原理圖；圖3為對應(yīng)于圖1的第一種實施方式的電路圖；圖4為對應(yīng)于圖1的第二種實施方式的電路圖；圖5為對應(yīng)于圖2的第一種實施方式的電路圖；圖6為對應(yīng)于圖2的第二種實施方式的電路圖。
具體實施例方式
如圖1所示，本發(fā)明為單端輸入的遲滯比較電路，包括正反饋支路2和閾值電壓產(chǎn)生環(huán)路1兩個部分。其中，正反饋支路2用于產(chǎn)生遲滯電壓VHYS。閾值電壓產(chǎn)生環(huán)路1用于產(chǎn)生閾值電壓VTH以及完成比較功能。
正反饋支路2由電流源I3和開關(guān)SW串聯(lián)構(gòu)成。閾值電壓產(chǎn)生環(huán)路1包括PMOS管P1、P2、NMOS管N3、N4和電流源I1、I2。PMOS管P1的柵極作為輸入端CTRL，其漏極接地，源極與NMOS管N3的源極相接并連接到正反饋支路的開關(guān)SW，開關(guān)SW的另一端接電流源I3的輸出端。NMOS管N3為二極管連接，其柵極與漏極相連后又分別連接到NMOS管N4的柵極和電流源I1的輸出端。NMOS管N4的漏極接電流源I2的輸出端，源極與PMOS管P2的源極相連。PMOS管P2為二極管連接，其柵極和漏極接地。電流源I1、I2和I3的輸入端均與電源VDD相接。
本發(fā)明的實施電路具體工作原理詳細(xì)敘述如下。本電路可通過自身的閾值電壓產(chǎn)生環(huán)路1在達(dá)到平衡時的臨界條件來實現(xiàn)對該遲滯比較器閾值電壓的設(shè)置，因此不需要外部提供參考電壓。當(dāng)電路平衡時，電流源I1產(chǎn)生的電流將流經(jīng)由NMOS管N3和PMOS管P1組成的支路；電流源I2產(chǎn)生的電流將流經(jīng)由NMOS管N4和PMOS管P2組成的支路；電流源I3支路的開關(guān)將斷開。此時根據(jù)動態(tài)平衡的KVL方程可知，結(jié)點X2處的電壓既等于從NMOS管N3、PMOS管P1支路到地的電壓大小，也等于從NMOS管N4、PMOS管P2支路到地的電壓大小。那么可以列出下面的等式VTH+VSGP1+VGSN3＝VSGP2+VGSN4式中的閾值電壓VTH即為此刻對應(yīng)的CTRL端的電壓值，也就是本遲滯比較電路的翻轉(zhuǎn)閾值電壓，VSGP1為PMOS管P1的源極和柵極之間的電壓差，VGSN3為NMOS管N3的柵極和源極之間的電壓差，VSGP2為PMOS管P2的源極和柵極之間的電壓差，VGSN4為NMOS管N4的柵極和源極之間的電壓差。再由飽和狀態(tài)下的MOS管電流公式和所使用的工藝庫中提供的各項參數(shù)，以及所設(shè)置的電流源I1和I2所產(chǎn)生的電流大小，即可分別算得等式中除了閾值電壓VTH之外的另外四個電壓值，所以閾值電壓VTH就這樣確定下來。
當(dāng)CTRL端的電壓低于閾值電壓VTH時，由于電流源I1的存在使得NMOS管N3、PMOS管P1支路的電流為恒定值，因此閾值電壓VTH越低結(jié)點X1和X2的電位也會隨之降低。設(shè)構(gòu)成的PMOS管P1的并聯(lián)PMOS管的數(shù)量與構(gòu)成的PMOS管P2的并聯(lián)PMOS管的數(shù)量的比例為n∶1，n＞1，則將構(gòu)成的NMOS管N3的并聯(lián)NMOS管的數(shù)量與構(gòu)成的NMOS管N4的并聯(lián)NMOS管的數(shù)量的比例亦設(shè)置為n∶1，這樣可使得此時由NMOS管N4和PMOS管P2組成的支路上的電流被限制得很小，那么產(chǎn)生電流源I2的器件(即圖3中的PMOS管P14)將進入線性區(qū)，輸出OUT為高電平，OUT的反饋信號使得開關(guān)SW斷開。
當(dāng)CTRL端的電壓從低于閾值電壓VTH變化到高于閾值電壓VTH時，相應(yīng)的結(jié)點X1和X2的電位也會隨之升高。這將使得由NMOS管N4和PMOS管P2組成的支路導(dǎo)通，電流源I2產(chǎn)生的電流能流經(jīng)該支路，使得NMOS管N4向線性區(qū)轉(zhuǎn)變，所以此時OUT的電位變?yōu)榈?。OUT的反饋信號使得正反饋支路的開關(guān)SW閉合，電流源I3的電流能流經(jīng)PMOS管P1。
因為當(dāng)CTRL端的電壓高于閾值電壓VTH后繼續(xù)升高時，結(jié)點X2的電位也會隨之升高，最終將使得NMOS管N4和產(chǎn)生電流源I1的器件(即圖3中的PMOS管P13)都進入線性工作區(qū)。所以為了使電路能更穩(wěn)定的工作在飽和工作區(qū)，我們將本發(fā)明做了如圖2所示的改進，使其更具有實用性。
如圖2所示，在閾值電壓產(chǎn)生環(huán)路1中，增加了二極管連接的NMOS管N5，NMOS管N5的柵極和漏極相接后，接到NMOS管N3的柵極，NMOS管N5的源極則連接到NMOS管N4的漏極。
加入了NMOS管N5后，當(dāng)CTRL端的電壓從低于閾值電壓VTH變化到高于閾值電壓VTH時，隨著正反饋電流流入PMOS管P1，X2結(jié)點的電位將進一步升高，然而此時NMOS管N5源端的電位(即OUT端的電位)卻在持續(xù)降低，因此NMOS管N5將導(dǎo)通，并對X2處的電壓進行鉗位，使得NMOS管N3進入截止?fàn)顟B(tài)，電流源I1的電流將通過NMOS管N5流到由NMOS管N4和PMOS管P2組成的支路。
當(dāng)CTRL端的電壓從高于閾值電壓VTH變化到低于閾值電壓VTH時，若要OUT的輸出信號發(fā)生翻轉(zhuǎn)，則必須使NMOS管N3重新導(dǎo)通讓電流源I1的電流能流經(jīng)NMOS管N3。然而此時PMOS管P1上的電流除了I1之外還有I3的存在，因此根據(jù)PMOS管飽和狀態(tài)下的漏極電流方程I=-12μPcOX(WL)P1(VGSP1-VTHP)2]]>可知，當(dāng)PMOS管P1上的電流變?yōu)镮1+I3時，相應(yīng)的其柵源電壓VGSP1也變得更大。而此時結(jié)點X2的電位已被N5鉗制，所以此時的翻轉(zhuǎn)閾值電壓VTH′將比原來的閾值電壓VTH要低。這兩個閾值之差VTH-VTH′即為本遲滯比較電路的遲滯電壓的大小，記做VHYS。VTH′應(yīng)被設(shè)置成與檢測電壓的下限電位相等。
下面舉例對本發(fā)明作進一步詳細(xì)的說明。
如圖5所示，閾值電壓產(chǎn)生環(huán)路1中的電流源I1、I2為PMOS管P13、P14，PMOS管P13和P14的柵極與電流源產(chǎn)生支路3的輸出端相連，PMOS管P13的漏極接電阻R3的一端，其源極接電源VDD；PMOS管P14的漏極接電阻R4的一端，其源極接電源VDD；電阻R3的另一端與NMOS管N3的漏極相接，電阻R4的另一端與NMOS管N4的漏極相接。NMOS管N5的柵極和漏極相接后，接到NMOS管N3的柵極，NMOS管N5的源極則連接到NMOS管N4的漏極。
電流源產(chǎn)生支路3由PMOS管P6、P7和電阻R1構(gòu)成；電阻R1的一端接地，另一端接到PMOS管P7的漏極；PMOS管P7的柵極接地，源極接到PMOS管P6的漏極和柵極；PMOS管P6為二極管連接，其源極接電源VDD，其柵極與漏極相接后作為電流源產(chǎn)生支路3的輸出端，該輸出端將偏置電位分別連接到PMOS管P8～P11，P13和P14的柵極。電流源產(chǎn)生支路3產(chǎn)生的電流大小將直接決定電路中正反饋支路2和閾值電壓產(chǎn)生環(huán)路1的功耗大小，所以應(yīng)該設(shè)置該電流源的大小為“納安”量級，以減小本遲滯比較電路的功耗。因此可以根據(jù)芯片允許分配給該模塊的功率來估算能分配給該支路的功率大小，再由兩個PMOS管都應(yīng)該工作在飽和區(qū)來計算兩個PMOS管的寬長比。電阻R1的阻值應(yīng)該設(shè)置的足夠小，以保證PMOS管P7能總是工作在飽和狀態(tài)下。
輸出支路4由PMOS管P15和電阻R5組成，PMOS管P15的源極接電源VDD，柵極作為輸出支路4的輸入端與閾值電壓產(chǎn)生環(huán)路1中的NMOS管N4的漏極相接，漏極則與電阻R5的一端相接后，作為輸出支路4的輸出端，該輸出端依次經(jīng)過第一級反相器INV1和第二級反相器INV2后作為整個電路的輸出端；電阻R5的另一端接地。輸出支路4的功能是將C結(jié)點的輸出電壓反相后再從結(jié)點D輸出，而結(jié)點D的輸出電壓經(jīng)過第一級反相器INV1后作為反饋控制信號輸?shù)秸答佒?的開關(guān)管PMOS管P12的柵極以控制其通斷，再經(jīng)過第二級反相器INV2后，作為最終的輸出控制信號。
正反饋支路2中的電流源I3由PMOS管P8～P11依次串聯(lián)構(gòu)成，開關(guān)SW為PMOS管P12；串聯(lián)后的PMOS管的源極接電源VDD，柵極接到電流源產(chǎn)生支路3中的PMOS管P6的柵極，漏極接到PMOS管P12的源極；PMOS管P12的漏極與電阻R2的一端相接，其柵極與第一級反相器INV1的輸出端相連；電阻R2的另一端與閾值電壓產(chǎn)生環(huán)路1中的NMOS管N3的源極。在正反饋支路2中，PMOS管P8～P11串聯(lián)后可等效為一個PMOS管，由于該支路是為了產(chǎn)生遲滯電壓VHYS而設(shè)置的，而且遲滯電壓VHYS的值與閾值電壓VTH相比應(yīng)該小許多，所以正反饋支路的鏡像電流相應(yīng)的也要小的多，這就是為什么鏡像是由四個串聯(lián)PMOS管串聯(lián)的原因。通過改變串聯(lián)的MOS管數(shù)量或者寬長比的大小，即可改變遲滯電壓VHYS的大小。
圖5中連接在電源VDD和PMOS管P15的柵極之間的電容c是作濾波用的，即用于消除電路信號中可能出現(xiàn)的毛刺和尖峰，以免影響本遲滯比較電路的輸出狀態(tài)。如果CTRL端為芯片的一個PAD，那么就需要圖中的電阻R0和PMOS管P16以及NMOS管N17來完成靜電保護功能。
由于電流的大小為納安量級，因此電阻R2、R3和R4上的壓降都很小，可忽略不計。對PMOS管P8～P11、P13和P14作適當(dāng)?shù)恼{(diào)整甚至可以去掉R2、R3和R4這三個電阻，所以就有圖6所示的實施方式電路圖。NMOS管N5的連接方式為二極管連接，其作用就是對結(jié)點B和C進行鉗位，并提高本遲滯比較電路的翻轉(zhuǎn)速度。但是去掉NMOS管N5，本電路仍然能夠工作，所以又有圖3和圖4所示的另外兩種對應(yīng)于原理圖1的實施方式的電路圖。
在上述全部實施方式的電路圖中，所有PMOS管的襯底均接電源VDD，所有NMOS管的襯底均接地。
下面，對本遲滯比較電路如圖5所示的實施方式的電路的動作進行說明。
當(dāng)CTRL端的輸入電壓為0V時，NMOS管N3和N4可以看作電流鏡結(jié)構(gòu)。設(shè)置二者的寬長比相同，但是組成二者的并聯(lián)MOS管數(shù)量為n∶1，那么此時NMOS管N4上流經(jīng)的電流將是NMOS管N3上的1/n。同時通過設(shè)置組成PMOS管P13的并聯(lián)PMOS管的數(shù)量和組成PMOS管P14的并聯(lián)PMOS管的數(shù)量的比例為1∶m，m＞1，那么PMOS管P14上產(chǎn)生的電流大小為PMOS管P13上產(chǎn)生的電流大小的m倍，因此PMOS管P14管勢必會進入線性區(qū)，結(jié)點C的電位為高。此時輸出支路4中的PMOS管P15管不導(dǎo)通，或者導(dǎo)通電流非常小，結(jié)點D輸出電壓為低。反饋電壓為高，正反饋支路2中的PMOS管P12關(guān)斷。總輸出控制信號OUT為低。
隨著CTRL端的電壓從0V開始升高，而且PMOS管P1管上流經(jīng)的電流大小又保持不變，那么結(jié)點A和B的電位也會隨之升高。相應(yīng)的隨著結(jié)點B的電位升高，NMOS管N4、P2支路上的電流將不斷增大。直到CTRL端的電壓升高到閾值電壓VTH時，由NMOS管N4和PMOS管P2組成的支路上的電流恰好增大到與PMOS管P14產(chǎn)生的電流大小一致。此時反向二極管連接的NMOS管N5即將導(dǎo)通，結(jié)點C的電位為低，輸出支路4中的PMOS管P15導(dǎo)通，結(jié)點D輸出電壓為高。反饋電壓為低，正反饋支路2中的PMOS管P12打開?？傒敵隹刂菩盘朞UT為高。
正反饋支路2的開關(guān)打開后，該支路產(chǎn)生的反饋電流就會流過PMOS管P1，這將使得結(jié)點A的電位進一步升高。然而由于有反向二極管連接的NMOS管N5的存在，結(jié)點B和C的電位均被鉗位。因此，反饋電流的加入使得NMOS管N3將進入截止?fàn)顟B(tài)。而且由PMOS管P13產(chǎn)生的電流將通過NMOS管N5流經(jīng)由NMOS管N4和PMOS管P2組成的支路。此后，若CTRL端的電壓繼續(xù)升高，也只會對結(jié)點A造成影響，并不會影響到結(jié)點B和C。
相反的，當(dāng)CTRL端的輸入電壓從高于閾值電壓VTH開始下降時，要使電路發(fā)生翻轉(zhuǎn)，必須要使NMOS管N3重新進入飽和區(qū)。然而此時PMOS管P1上流經(jīng)的電流除了鏡像電流源P13產(chǎn)生的電流之外，還有正反饋支路產(chǎn)生的電流。又由于NMOS管N5對NMOS管N3柵極電位的鉗位，因此對于PMOS管P1來說，源極電壓不變，就需要比閾值電壓VTH更低的柵極電壓VTH′才能使其進入飽和區(qū)。二者之差即為遲滯電壓VHYS的大小。
權(quán)利要求
1.一種單端輸入的遲滯比較電路，其特征在于該遲滯比較電路包括用于產(chǎn)生閾值電壓VTH和進行比較的閾值電壓產(chǎn)生環(huán)路(1)，以及用于產(chǎn)生遲滯電壓VHYS的正反饋支路(2)；其中，正反饋支路(2)由電流源I3和開關(guān)SW串聯(lián)構(gòu)成；閾值電壓產(chǎn)生環(huán)路(1)包括PMOS管P1、P2、NMOS管N3、N4和電流源I1、I2，PMOS管P1的柵極作為輸入端CTRL，其漏極接地，源極與NMOS管N3的源極相接并連接到正反饋支路的開關(guān)SW，開關(guān)SW的另一端接電流源I3的輸出端；NMOS管N3的柵極與漏極相連后又分別連接到NMOS管N4的柵極和電流源I1的輸出端；NMOS管N4的漏極接電流源I2的輸出端，源極與PMOS管P2的源極相連；PMOS管P2的柵極和漏極接地；電流源I1、I2和I3的輸入端均與電源VDD相接。
2.根據(jù)權(quán)利要求1所述的遲滯比較電路，其特征在于所述閾值電壓產(chǎn)生環(huán)路(1)還包括NMOS管N5，NMOS管N5的柵極和漏極相接后，接到NMOS管N3的柵極，NMOS管N5的源極則連接到NMOS管N4的漏極。
3.根據(jù)權(quán)利要求1或2所述的遲滯比較電路，其特征在于該電路還包括電流源產(chǎn)生支路(3)和輸出支路(4)；其中，閾值電壓產(chǎn)生環(huán)路(1)中的電流源I1、I2為PMOS管P13、P 14，PMOS管P13和P14的柵極與電流源產(chǎn)生支路(3)的輸出端相連，PMOS管P13的漏極接NMOS管N3的漏極，其源極接電源VDD；PMOS管P14的漏極接NMOS管N4的漏極，其源極接電源VDD；電流源產(chǎn)生支路(3)由PMOS管P6、P7和電阻R1構(gòu)成；電阻R1的一端接地，另一端接到PMOS管P7的漏極；PMOS管P7的柵極接地，源極接到PMOS管P6的漏極和柵極；PMOS管P6的源極接電源VDD，柵極與漏極相接后作為電流源產(chǎn)生支路(3)的輸出端，該輸出端將偏置電位分別連接到PMOS管P8～P11，P13和P14的柵極；輸出支路(4)由PMOS管P15和電阻R5組成，PMOS管P15的源極接電源VDD，柵極作為輸出支路(4)的輸入端與閾值電壓產(chǎn)生環(huán)路(1)中的NMOS管N4的漏極相接，PMOS管P15的漏極則與電阻R5的一端相接后，作為輸出支路(4)的輸出端，該輸出端依次經(jīng)過第一級反相器INV1和第二級反相器INV2作為整個電路的輸出端；電阻R5的另一端接地；正反饋支路(2)中的電流源I3由PMOS管P8～P11依次串聯(lián)構(gòu)成，開關(guān)SW為PMOS管P12；由PMOS管P8～P11依次串聯(lián)后構(gòu)成的PMOS管的源極接電源VDD，柵極接到電流源產(chǎn)生支路(3)中的PMOS管P6的柵極，漏極接到PMOS管P12的源極；PMOS管P12的漏極與閾值電壓產(chǎn)生環(huán)路(1)中的NMOS管N3的源極相接，其柵極與第一級反相器INV1的輸出端相連。
4.根據(jù)權(quán)利要求3所述的遲滯比較電路，其特征在于所述閾值電壓產(chǎn)生環(huán)路(1)還包括作為負(fù)載的電阻R3、R4，電阻R3的一端與PMOS管P13的漏極相接，另一端與NMOS管N3的漏極相接，電阻R4的一端與PMOS管P14的漏極相接，另一端與NMOS管N4的漏極相接；正反饋支路(2)還包括電阻R2，電阻R2的一端與PMOS管P12的漏極相接，電阻R2的另一端與閾值電壓產(chǎn)生環(huán)路(1)中的NMOS管N3的源極相連。
5.根據(jù)權(quán)利要求3所述的遲滯比較電路，其特征在于所述閾值電壓產(chǎn)生環(huán)路(1)還包括NMOS管N5，NMOS管N5的柵極和漏極相接后，接到NMOS管N3的柵極，NMOS管N5的源極則連接到NMOS管N4的漏極。
6.根據(jù)權(quán)利要求5所述的遲滯比較電路，其特征在于所述閾值電壓產(chǎn)生環(huán)路(1)還包括作為負(fù)載的電阻R3、R4，電阻R3的一端與PMOS管P13的漏極相接，另一端與NMOS管N3的漏極相接，電阻R4的一端與PMOS管P14的漏極相接，另一端與NMOS管N4的漏極相接。
全文摘要
本發(fā)明公開了一種單端輸入的遲滯比較電路，包括用于產(chǎn)生閾值電壓的閾值電壓產(chǎn)生環(huán)路，以及用于產(chǎn)生遲滯電壓的正反饋支路；正反饋支路由電流源I3和開關(guān)SW串聯(lián)構(gòu)成；閾值電壓產(chǎn)生環(huán)路包括PMOS管P1、P2，NMOS管N3、N4，電流源I1、I2；PMOS管P1的柵極作為輸入端，其漏極接地，源極與NMOS管N3的源極相接并連接到正反饋支路的開關(guān)SW，開關(guān)SW的另一端接電流源I3的輸出端；NMOS管N3的柵極與漏極相連并連接到NMOS管N4的柵極和電流源I1的輸出端；NMOS管N4的漏極接電流源I2的輸出端，源極與PMOS管P2的源極相連；PMOS管P2的柵極和漏極接地；電流源I1、I2、I3的輸入端均與電源V
文檔編號G01R19/165GK1949668SQ20061012485
公開日2007年4月18日 申請日期2006年10月25日 優(yōu)先權(quán)日2006年10月25日
發(fā)明者鄒雪城, 劉政林, 鄭朝霞, 鄒志革, 詹昶 申請人:華中科技大學(xué)