專(zhuān)利名稱(chēng)：：寄存電路、應(yīng)用寄存電路的掃描寄存電路與掃描方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種電路測(cè)試裝置與方法，特別涉及一種應(yīng)用于骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路(dominoCMOSlogic)的寄存電路、應(yīng)用寄存電路的掃描寄存電路與其掃描方法。
背景技術(shù)：
：為了要提高電路的操作速度，設(shè)計(jì)者利用動(dòng)態(tài)電路(dynamiccircuit)取代靜態(tài)電路(staticcircuit)已成為現(xiàn)今數(shù)字邏輯電路的趨勢(shì)，其中，動(dòng)態(tài)電路包含有骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路、差動(dòng)式串接電壓擺幅邏輯電路(Differentialcascadevoltageswinglogic)等等。以骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路為例，其利用了一個(gè)虛擬N型場(chǎng)效晶體管(pseudoNMOS)的架構(gòu)來(lái)實(shí)現(xiàn)其邏輯電路，若與靜態(tài)電路比較，這樣做會(huì)大大減少其所需的晶體管個(gè)數(shù)，而且，骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路在做動(dòng)態(tài)的操作時(shí)具有較小的充電延遲(pull-updelay)以及可被忽略的短路電流(short-circuitcurrent)效應(yīng)，因此，以骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路來(lái)實(shí)現(xiàn)一動(dòng)態(tài)邏輯電路將會(huì)成為現(xiàn)今集成電路設(shè)計(jì)較具竟?fàn)幜ψ龇?。然而，事?shí)上骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路所面對(duì)的最大問(wèn)題是芯片完成后的測(cè)試部份，而在現(xiàn)有技術(shù)中所揭露的測(cè)試方法均假設(shè)骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路是由純組合骨牌邏輯門(mén)(purelycombinationalDominogate)所組成，此測(cè)試方法對(duì)于連續(xù)骨牌邏輯門(mén)(SequentialDominologic)并不適用，因此，現(xiàn)今大部份設(shè)計(jì)者仍以動(dòng)態(tài)電路結(jié)合靜態(tài)電路的組合方式來(lái)設(shè)計(jì)。依據(jù)美國(guó)專(zhuān)利第6，108，805號(hào)所揭露的"DOMINOSCANARCHITECTUREANDDOMINOSCANFLIP-FLOPFORTHETESTINGOFDOMINOANDHYBRIDCMOSCIRCUITS"中的教導(dǎo)可得知其具有三項(xiàng)缺點(diǎn)第一，由于該現(xiàn)有技術(shù)的骨牌掃描單元是利用多個(gè)輸出級(jí)所組成，因此一輸入數(shù)據(jù)從輸入至產(chǎn)生一輸出數(shù)據(jù)的時(shí)間變長(zhǎng)了；第二，由于該現(xiàn)有技術(shù)在#:作的過(guò)程中利用了兩個(gè)控制時(shí)鐘，即系統(tǒng)時(shí)鐘和骨牌時(shí)鐘，因此若要得到正確的結(jié)果，必需精準(zhǔn)地控制系統(tǒng)時(shí)鐘和骨牌時(shí)鐘之間的時(shí)序關(guān)系；第三，由于該現(xiàn)有技術(shù)所需利用的系統(tǒng)時(shí)鐘和骨牌時(shí)鐘的工作周期(Dutycycle)不一致，因此便增加了實(shí)作上的困難度。
發(fā)明內(nèi)容因此，本發(fā)明的主要目的之一在于提供一種寄存電路、應(yīng)用寄存電路的掃描寄存電路與掃描方法，以解決上述問(wèn)題。依據(jù)本發(fā)明的實(shí)施例，其提供一種寄存電路。該寄存電路包含有一閂鎖電路，用來(lái)閂鎖一輸入數(shù)據(jù)產(chǎn)生一輸出數(shù)據(jù)；一輸入信號(hào)選擇電路，分別耦接于一非測(cè)試數(shù)據(jù)與一測(cè)試數(shù)據(jù)，用來(lái)選擇性地輸出該非測(cè)試數(shù)據(jù)或該測(cè)試數(shù)據(jù)來(lái)作為該輸入數(shù)據(jù)；一控制電路，耦接于一驅(qū)動(dòng)時(shí)鐘，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)控制該閂鎖電路是否可閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)；以及一掃描電路，耦接于該驅(qū)動(dòng)時(shí)鐘與該閂鎖電路，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘掃描該閂鎖電路所輸出的該輸出數(shù)據(jù)以產(chǎn)生一掃描數(shù)據(jù)；其中當(dāng)該驅(qū)動(dòng)時(shí)鐘由一第一邏輯電平轉(zhuǎn)變至一第二邏輯電平時(shí)，該控制電路會(huì)允許該閂鎖電路閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)，以及該掃描電路會(huì)掃描該輸出數(shù)據(jù)以產(chǎn)生該掃描數(shù)據(jù)，以及當(dāng)該驅(qū)動(dòng)時(shí)鐘由該第二邏輯電平轉(zhuǎn)變至該第一邏輯電平時(shí)，該控制會(huì)維持該掃描數(shù)據(jù)。圖1為本發(fā)明寄存電路的一實(shí)施例的示意圖。圖2為圖1所示的寄存電路的操作時(shí)序圖。圖3為本發(fā)明掃描寄存電路的一實(shí)施例的示意圖。圖4為圖3所示的掃描寄存電路的操作時(shí)序圖。附圖符號(hào)說(shuō)明<table>tableseeoriginaldocumentpage7</column></row><table>106*檢制電路108掃描電路110、112、1022、1024、1048、1050、1052反相器200掃描寄存電路204a-204d運(yùn)算電路204a(1)-204a(n)骨牌邏輯電路1042、1044、1046切換開(kāi)關(guān)1082、1084與非門(mén)具體實(shí)施方式請(qǐng)參考圖1,圖1為本發(fā)明寄存電路100的一實(shí)施例的示意圖。寄存電路100包含有一閂鎖電路102、一輸入信號(hào)選擇電路104、一控制電路106以及一掃描電路108。閂鎖電路102用來(lái)閂鎖一輸入數(shù)據(jù)V,n產(chǎn)生一輸出數(shù)據(jù)Q(請(qǐng)注意，另一輸出數(shù)據(jù)QB是輸出數(shù)據(jù)Q的互補(bǔ)信號(hào)，因此可依據(jù)電路設(shè)計(jì)需求來(lái)選擇使用輸出數(shù)據(jù)Q或輸出數(shù)據(jù)QB)。輸入信號(hào)選擇電路104分別耦接于一非測(cè)試數(shù)據(jù)Di。與一測(cè)試lt據(jù)Tin,用來(lái)選擇性地輸出非測(cè)試數(shù)據(jù)Din或測(cè)試數(shù)據(jù)Ti。來(lái)作為寄存電路100所處理的輸入數(shù)據(jù)Vin?？刂齐娐?06耦接于一驅(qū)動(dòng)時(shí)鐘V。k，用來(lái)依據(jù)驅(qū)動(dòng)時(shí)鐘L控制閂鎖電路102是否可閂鎖輸入數(shù)據(jù)V,。以決定輸出數(shù)據(jù)Q。掃描電路108耦接于驅(qū)動(dòng)時(shí)鐘L與閂鎖電路102，用來(lái)依據(jù)驅(qū)動(dòng)時(shí)鐘L掃描閂鎖電路102所輸出的輸出數(shù)據(jù)Q以產(chǎn)生一掃描數(shù)據(jù)SCAN-Q。在本實(shí)施例中，當(dāng)驅(qū)動(dòng)時(shí)鐘Va由一低邏輯電平V,。w轉(zhuǎn)變至一高邏輯電平V一時(shí)，控制電路106會(huì)允許閂鎖電路102閂鎖輸入數(shù)據(jù)Vi。來(lái)決定輸出數(shù)據(jù)Q，以及掃描電路108會(huì)掃描輸出數(shù)據(jù)Q以產(chǎn)生掃描數(shù)據(jù)SCAN—Q;然而，當(dāng)驅(qū)動(dòng)時(shí)鐘L由高邏輯電平V一轉(zhuǎn)變至低邏輯電平V』時(shí)，控制電路106不允許閂鎖電路102閂鎖輸入數(shù)據(jù)V,n來(lái)決定輸出數(shù)據(jù)Q,以及掃描電路108會(huì)維持住掃描數(shù)據(jù)SCAN—Q。如圖l所示，控制電路106由一N型場(chǎng)效晶體管M,來(lái)加以實(shí)作，而N型場(chǎng)效晶體管M,耦接于輸入信號(hào)選擇電路104與一第一預(yù)定電壓電平V—的間，用來(lái)依據(jù)驅(qū)動(dòng)時(shí)鐘V。k來(lái)選擇性地連接輸入信號(hào)選擇電路104與第一預(yù)定電壓電平V一閂鎖電路102依據(jù)輸入信號(hào)選擇電路104的一第一數(shù)據(jù)輸出端N。utl與一第二數(shù)據(jù)輸出端N。^所接收的輸入數(shù)據(jù)Vin(非測(cè)試數(shù)據(jù)Di?；驕y(cè)試數(shù)據(jù)Tin)來(lái)決定輸出數(shù)據(jù)Q。本實(shí)施例中，輸入信號(hào)選擇電路104包含有一第一切換開(kāi)關(guān)1042、一第二切換開(kāi)關(guān)1044以及一第三切換開(kāi)關(guān)1046。第一切換開(kāi)關(guān)1042包含有一N型場(chǎng)效晶體管M2、一N型場(chǎng)效晶體管M3以及一反相器1048,因此第一切換開(kāi)關(guān)1042選擇性地依據(jù)一選擇信號(hào)SEL將控制電路106耦接于一第一輸出端N,或一第二輸出端N2;第二切換開(kāi)關(guān)1044包含有一N型場(chǎng)效晶體管M4、一N型場(chǎng)效晶體管Ms以及一反相器1050，用來(lái)依據(jù)非測(cè)試數(shù)據(jù)Tin選擇性地將第一輸出端N,耦接于第一數(shù)據(jù)輸出端N。ut,或第二數(shù)據(jù)輸出端N。八第三切換開(kāi)關(guān)1046包含有一N型場(chǎng)效晶體管M6、一N型場(chǎng)效晶體管M7以及一反相器1052,用來(lái)依據(jù)測(cè)試數(shù)據(jù)Tin選擇性地將第二輸出端N2耦接于第一數(shù)據(jù)輸出端N叫t,或第二數(shù)據(jù)輸出端N。uu。此外，閂鎖電路102包含有一第一反相器1022、一第二反相器1024以及一晶體管Ms,其中，第一反相器1022用來(lái)依據(jù)一第二預(yù)定電壓電平Vm或第一數(shù)據(jù)輸出端N。ut,所接收的輸入數(shù)據(jù)Vin決定其輸出端N5所產(chǎn)生的輸出數(shù)據(jù)V。utl;第二反相器1024用來(lái)依據(jù)第二預(yù)定電壓電平Vdd或第二數(shù)據(jù)輸出端N。ut2所接收的輸入數(shù)據(jù)V"決定其輸出端N6所產(chǎn)生的輸出數(shù)據(jù)V。ut2;以及晶體管M8的控制端G,耦接于第二預(yù)定電壓電平Vdd,以及其兩端分別耦接于第一、第二數(shù)據(jù)輸出端IC,、N。ut2。如圖所示，第一反相器1022的輸出端耦接于第二反相器1024的輸入端，而第二反相器1024的輸出端耦接于第一反相器1022的輸入端。本實(shí)施例中，掃描電路108包含有一P型場(chǎng)效晶體管M,、一P型場(chǎng)效晶體管M，。、以及多個(gè)與非門(mén)(NANDGate)1082以及1084。P型場(chǎng)效晶體管M,依據(jù)驅(qū)動(dòng)時(shí)鐘L來(lái)選擇性地將第二預(yù)定電壓電平、輸入與非門(mén)1082的一輸入端N3;P型場(chǎng)效晶體管M,。依據(jù)驅(qū)動(dòng)時(shí)鐘V。k來(lái)選擇性地將第二預(yù)定電壓電平Vdd輸入與非門(mén)1084的一輸入端N4;以及與非門(mén)1082的輸出端用來(lái)輸出掃描數(shù)據(jù)SCAN-Q,請(qǐng)注意，與非門(mén)1084的輸出與與非門(mén)1082的輸出互補(bǔ)，因此可依據(jù)電路設(shè)計(jì)需求而自與非門(mén)1084的輸出端輸出掃描數(shù)據(jù)SCAN_Q的互補(bǔ)信號(hào)。另一方面，如圖l所示，本發(fā)明寄存電路IOO另包含二電平調(diào)整電路耦接于閂鎖電路102，其分別由二反相器IIO、112構(gòu)成，用來(lái)分別將輸出端N5所產(chǎn)生的輸出數(shù)據(jù)V。ut,與輸出端N6所產(chǎn)生的輸出數(shù)據(jù)V。ut2轉(zhuǎn)換為輸出數(shù)據(jù)Q與輸出數(shù)據(jù)QB。請(qǐng)參考圖2,圖2為圖1所示的寄存電路100的操作時(shí)序圖。為方便說(shuō)明寄存電路100的運(yùn)作，寄存電路100的初始條件以圖2中T。時(shí)為起始。當(dāng)驅(qū)動(dòng)時(shí)鐘V。k由V^切換至Vhigh時(shí)，N型場(chǎng)效晶體管M,開(kāi)始導(dǎo)通；由于T。時(shí)選擇信號(hào)SEL為低電壓電平V,。w，因此可得知目前寄存電路100是操作于一非測(cè)試;漠式，亦即非測(cè)試數(shù)據(jù)Din作為寄存電路100所處理的輸入數(shù)據(jù)Vi"為方便說(shuō)明，假設(shè)測(cè)試數(shù)據(jù)Tin和非測(cè)試數(shù)據(jù)Din相同。此時(shí)，第一切換開(kāi)關(guān)1042中的N型場(chǎng)效晶體管M3導(dǎo)通和N型場(chǎng)效晶體管M2關(guān)閉而使得N型場(chǎng)效晶體管M,、M3、第三切換開(kāi)關(guān)1046以及閂鎖電路102形成通路的狀態(tài)，且在T。時(shí)非測(cè)試數(shù)據(jù)Dh為高電壓電平Vhigh,造成N型場(chǎng)效晶體管Me導(dǎo)通而N型場(chǎng)效晶體管M7關(guān)閉，因此一第一放電電流I,會(huì)從第一數(shù)據(jù)輸出端U于接地端(V—)進(jìn)行放電，而此放電動(dòng)作會(huì)迫使閂鎖電路102的第一反相器1022中輸出端Ns的電壓下降，再加上驅(qū)動(dòng)時(shí)鐘Vek為V一時(shí)，掃描電路108的P型場(chǎng)效晶體管M,、M,。為不導(dǎo)通而更加速了輸出端Ns的電壓的下降。由于第一反相器1022的輸出端耦接于第二反相器1024的輸入端，且第二反相器1024的輸出端N6耦接于第一反相器1022的輸入端，因此輸出端&的電壓就會(huì)被放電至0V，因此本發(fā)明寄存電路100的反相器110的輸出數(shù)據(jù)Q的電壓為Vdd;另一方面，輸出端N6的電壓就會(huì)同時(shí)被鎖住為一高電壓電平，同樣地，本發(fā)明寄存電路100的反相器112的輸出數(shù)據(jù)QB的電壓為0V。同時(shí)，掃描電路108的與非門(mén)1082以及與非門(mén)1084會(huì)分別耦合輸出端Ns的低電壓電平和輸出端N6的高電壓電平而使得輸出掃描數(shù)據(jù)SCAN_Q的電壓電平會(huì)和輸出數(shù)據(jù)Q—樣，由于與非門(mén)1082和與非門(mén)1084的接法與現(xiàn)有閂鎖技術(shù)一樣，因此其掃描數(shù)據(jù)SCAN—Q的操作在此便不加贅述。接著，在T，時(shí)，驅(qū)動(dòng)時(shí)鐘V。k由V一切換至V,。w，因此N型場(chǎng)效晶體管M,切換為不導(dǎo)通狀態(tài)，表示由N型場(chǎng)效晶體管M,、M3、第三切換開(kāi)關(guān)1046以及閂鎖電路102所構(gòu)成的電流路徑為開(kāi)路；同時(shí)，掃描電路108的P型場(chǎng)效晶體管M,、M,。則切換成導(dǎo)通狀態(tài)而開(kāi)始對(duì)輸出端Ns和輸出端N6進(jìn)行充電，因此會(huì)造成輸出端Ns和N6的輸出電壓V^和V^都是高電壓電平，亦即Vdd。掃描電路108的與非門(mén)1082以及與非門(mén)1084會(huì)分別耦合輸出端Ns的高電壓電平和輸出端N6的高電壓電平而使得輸出掃描數(shù)據(jù)SCAN—Q維持(hold)在T。和T,時(shí)的輸入電平，如圖2中T,至T2的時(shí)段所示。同時(shí)，由于輸出端Ns和N6的輸出電壓V。ut，和V。ut2都是高電壓電平，因此會(huì)強(qiáng)迫輸出數(shù)據(jù)Q與輸出數(shù)據(jù)QB均為0V。其余時(shí)鐘間Di。改變由V一切換至V^時(shí)工作原理與以上相同，因此詳細(xì)運(yùn)作不加贅述。請(qǐng)參考圖3，圖3為本發(fā)明掃描寄存電路200的一實(shí)施例的示意圖。掃描寄存電路200是以串接方式連結(jié)多個(gè)寄存電路，請(qǐng)注意，在不影響本發(fā)明技術(shù)揭露之下，圖3中僅顯示出四個(gè)寄存電路202a、202b、202c、202d,其中每一寄存電路202a、202b、202c、202d的結(jié)構(gòu)與運(yùn)作均與圖1所示的寄存電路100相同，亦即每一寄存電路202a、202b、202c、202d均包含有圖l所示的閂鎖電路102、輸入信號(hào)選擇電路104、控制電路106以及掃描電路108。請(qǐng)注意，除了第一個(gè)寄存電路202a之外，每一寄存電路的掃描電路耦接于下一寄存電路的輸入信號(hào)選擇電路，用來(lái)將所產(chǎn)生的掃描數(shù)據(jù)SCAN—Q輸入下一寄存電路以作為其測(cè)試數(shù)據(jù)Tin。由于本發(fā)明掃描寄存電路200中每一寄存電路202a、202b、202c、202d的內(nèi)部結(jié)構(gòu)和其操作方法均已在圖1所示的實(shí)施例中詳細(xì)描述，故在此不加贅述。另一方面，每一寄存電路202a、202b、202c、202d的控制電路均耦接于一共同的驅(qū)動(dòng)時(shí)鐘V。k,因此本發(fā)明掃描寄存電路200只由單一驅(qū)動(dòng)時(shí)鐘Vd來(lái)控制其運(yùn)作。當(dāng)本發(fā)明掃描寄存電路200要做正常的電路操作時(shí)，每個(gè)寄存電路202a、202b、202c、202d內(nèi)的第一切換開(kāi)關(guān)(例如圖1所示的第一切換開(kāi)關(guān)1042)的選擇信號(hào)SEL將會(huì)是低電壓電平而將非測(cè)試數(shù)據(jù)DJ故為輸入數(shù)據(jù)Vin，且每個(gè)寄存電路202a、202b、202c、202d內(nèi)的閂鎖電路(例如圖1所示的閂鎖電路102)的輸出數(shù)據(jù)Q會(huì)依據(jù)電路設(shè)計(jì)而傳遞至特定的運(yùn)算電路204a、204b、204c、204d來(lái)進(jìn)行后續(xù)數(shù)據(jù)處理，例如運(yùn)算電路204a-204d可以是骨牌互補(bǔ)金屬氧化物半導(dǎo)體導(dǎo)體邏輯電路(DominoCMOSLogic)。請(qǐng)參考圖3的運(yùn)算電路204a，其是由n個(gè)串接的骨牌邏輯電路204a(l)-204a(n)所組成，而且該n個(gè)串接的骨牌邏輯電路204a(1)-204a(n)共享該驅(qū)動(dòng)時(shí)鐘Vck。當(dāng)本發(fā)明掃描寄存電路200要做測(cè)試掃描動(dòng)作時(shí)，每一個(gè)寄存電路202a、202b、202c、202d內(nèi)的第一切換開(kāi)關(guān)(例如圖1所示的第一切換開(kāi)關(guān)1042)的選擇信號(hào)SEL將會(huì)是高電壓電平而將測(cè)試數(shù)據(jù)Tin做為輸入數(shù)據(jù)Vin。請(qǐng)參考圖4,圖4為圖3所示的掃描寄存電路200的操作時(shí)序圖。為方便說(shuō)明掃描寄存電路200的運(yùn)作，掃描寄存電路200的初始條件以圖4中T。為起始。此時(shí)，驅(qū)動(dòng)時(shí)鐘Vck從V^切換至Vhigh,測(cè)試數(shù)據(jù)Tin的輸入數(shù)據(jù)為T(mén)，，因此寄存電路202a讀取的數(shù)據(jù)開(kāi)始變成T,，而其掃描數(shù)據(jù)SCAN—Q亦開(kāi)始變成T,。于T,時(shí)，驅(qū)動(dòng)時(shí)鐘V。k再次從V^切換至Vhigh，此時(shí)測(cè)試數(shù)據(jù)Tin的輸入數(shù)據(jù)為T(mén)2，因此寄存電路202b讀取的數(shù)據(jù)開(kāi)始變成T2，且其掃描數(shù)據(jù)SCAN—Q亦開(kāi)始變成L;而如圖4所示，寄存電路202a在T,時(shí)剛好讀取到寄存電路202a的掃描數(shù)據(jù)SCAN—Q。以此類(lèi)推，熟習(xí)此項(xiàng)技藝者將可以輕易了解本發(fā)明掃描寄存電路200僅需單一個(gè)驅(qū)動(dòng)時(shí)鐘Vek即可完成測(cè)試掃描操作。相較于現(xiàn)有技術(shù)，使用單一個(gè)驅(qū)動(dòng)時(shí)鐘Vek不僅可以不需受到與另一驅(qū)動(dòng)時(shí)鐘相位之間的限制，而且本身驅(qū)動(dòng)時(shí)鐘V。k的時(shí)鐘相位平?jīng)_(clockbalance)亦可自由調(diào)整；另一方面，本發(fā)明掃描寄存電路200分別將輸出數(shù)據(jù)Q和掃描數(shù)據(jù)SCAN—Q使用在正常的電路操作和測(cè)試掃描動(dòng)作的運(yùn)作更適合應(yīng)用于動(dòng)態(tài)電路架構(gòu)中。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請(qǐng)專(zhuān)利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。權(quán)利要求1.一種寄存電路，其包含有一閂鎖電路，用來(lái)閂鎖一輸入數(shù)據(jù)產(chǎn)生一輸出數(shù)據(jù)；一輸入信號(hào)選擇電路，分別耦接于一非測(cè)試數(shù)據(jù)與一測(cè)試數(shù)據(jù)，用來(lái)選擇性地輸出該非測(cè)試數(shù)據(jù)或該測(cè)試數(shù)據(jù)來(lái)作為該輸入數(shù)據(jù)；一控制電路，耦接于一驅(qū)動(dòng)時(shí)鐘，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)控制該閂鎖電路是否可閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)；以及一掃描電路，耦接于該驅(qū)動(dòng)時(shí)鐘與該閂鎖電路，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘掃描該閂鎖電路所輸出的該輸出數(shù)據(jù)以產(chǎn)生一掃描數(shù)據(jù)；其中，當(dāng)該驅(qū)動(dòng)時(shí)鐘由一第一邏輯電平轉(zhuǎn)變至一第二邏輯電平時(shí)，該控制電路會(huì)允許該閂鎖電路閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)，以及該掃描電路會(huì)掃描該輸出數(shù)據(jù)以產(chǎn)生該掃描數(shù)據(jù)，以及當(dāng)該驅(qū)動(dòng)時(shí)鐘由該第二邏輯電平轉(zhuǎn)變至該第一邏輯電平時(shí)，該控制電路不允許該閂鎖電路閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)，以及該掃描電路會(huì)維持該掃描數(shù)據(jù)。2.如權(quán)利要求1所述的寄存電路，其中該控制電路是一開(kāi)關(guān)組件，耦接于該輸入信號(hào)選擇電路與一第一預(yù)定電壓電平之間，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)選擇性地連接該輸入信號(hào)選擇電路與該第一預(yù)定電壓電平；該閂鎖電路依據(jù)該該輸入信號(hào)選擇電路的一第一數(shù)據(jù)輸出端與一第二數(shù)據(jù)輸出端所接收的該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)；以及該輸入信號(hào)選擇電路包含有一第一切換開(kāi)關(guān)，耦接于該控制電路，該第一切換開(kāi)關(guān)選擇性地依據(jù)一選擇信號(hào)將該控制電路耦接于一第一輸出端或一第二輸出端；一第二切換開(kāi)關(guān)，耦接于該第一切換開(kāi)關(guān)的該第一輸出端，用來(lái)依據(jù)該非測(cè)試數(shù)據(jù)選擇性地將該第一輸出端耦接于該第一數(shù)據(jù)輸出端或該第二數(shù)據(jù)輸出端；以及一第三切換開(kāi)關(guān)，耦接于該第一切換開(kāi)關(guān)的該第二輸出端，用來(lái)依據(jù)該測(cè)試數(shù)據(jù)選擇性地將該該第二輸出端耦接于該第一數(shù)據(jù)輸出端或該第二數(shù)據(jù)輸出端。3.如權(quán)利要求2所述的寄存電路，其中，該閂鎖電路包含有一第一反相器，用來(lái)依據(jù)一第二預(yù)定電壓電平或該第一數(shù)據(jù)輸出端所接收的該輸入數(shù)據(jù)決定其輸出端所產(chǎn)生的該輸出數(shù)據(jù)；一第二反相器，用來(lái)依據(jù)該第二預(yù)定電壓電平或該第二數(shù)據(jù)輸出端所接收的該輸入數(shù)據(jù)決定其輸出端所產(chǎn)生的該輸出數(shù)據(jù)；以及一晶體管，其控制端耦接于該第二預(yù)定電壓電平，以及其兩端分別耦接于該第一、第二數(shù)據(jù)輸出端；其中，該第一反相器的輸出端耦接于該第二反相器的輸入端，該第二反相器的輸出端耦接于該第一反相器的輸入端，以及該第一反相器的輸出端或該第二反相器的輸出端用來(lái)輸出該輸出數(shù)據(jù)。4.如權(quán)利要求3所述的寄存電路，其中，該掃描電路包含有一第一開(kāi)關(guān)組件、一第二開(kāi)關(guān)組件、一第一邏輯門(mén)以及一第二邏輯門(mén)，該第一開(kāi)關(guān)組件依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)選擇性地將該第二預(yù)定電壓電平輸入該第一邏輯門(mén)的一輸入端，該第二開(kāi)關(guān)組件依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)選擇性地將該第二預(yù)定電壓電平輸入該第二邏輯門(mén)的一輸入端，該第一邏輯門(mén)的輸出端耦接于該第二邏輯門(mén)的另一輸入端，該第二邏輯門(mén)的輸出端耦接于該第一邏輯門(mén)的另一輸入端，該第一邏輯門(mén)的輸出端或該該第一邏輯門(mén)的輸出端用來(lái)輸出該掃描數(shù)據(jù)。5.如權(quán)利要求3所述的寄存電路，其另包含有至少一電平調(diào)整電路，耦接于該閂鎖電路，用來(lái)調(diào)整該輸出數(shù)據(jù)的電壓電平。6.如權(quán)利要求5所述的寄存電路，其中，該電平調(diào)整電路是一反相器，用來(lái)依據(jù)該第一預(yù)定電壓電平或該第二預(yù)定電壓電平來(lái)調(diào)整該輸出數(shù)據(jù)。7.如權(quán)利要求1所述的寄存電路，其僅由該驅(qū)動(dòng)時(shí)鐘所驅(qū)動(dòng)。8.—種掃描寄存電路，其包含有以串接方式連結(jié)的多個(gè)寄存電路，每一寄存電路包含有一閂鎖電路，用來(lái)閂鎖一輸入數(shù)據(jù)產(chǎn)生一輸出數(shù)據(jù)；一輸入信號(hào)選擇電路，分別耦接于一非測(cè)試數(shù)據(jù)與一測(cè)試數(shù)據(jù)，用來(lái)選擇性地輸出該非測(cè)試數(shù)據(jù)或該測(cè)試數(shù)據(jù)來(lái)作為該輸入數(shù)據(jù)；一控制電路，耦接于一驅(qū)動(dòng)時(shí)鐘，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)控制該閂鎖電路是否可閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)；以及一掃描電路，耦接于該驅(qū)動(dòng)時(shí)鐘與該閂鎖電路，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘掃描該閂鎖電路所輸出的該輸出數(shù)據(jù)以產(chǎn)生一掃描數(shù)據(jù)；當(dāng)該驅(qū)動(dòng)時(shí)鐘由一第一邏輯電平轉(zhuǎn)變至一第二邏輯電平時(shí)，該控制電路會(huì)允許該閂鎖電路閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)，以及該掃描電路會(huì)掃描該輸出數(shù)據(jù)以產(chǎn)生該掃描數(shù)據(jù)，以及當(dāng)該驅(qū)動(dòng)時(shí)鐘由該第二邏輯電平轉(zhuǎn)變至該第一邏輯電平時(shí)，該控制電路不允許該閂鎖電路閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)，以及該掃描電路會(huì)維持該掃描數(shù)據(jù)；其中除了第一個(gè)寄存電路之外，每一寄存電路的掃描電路耦接于下一寄存電路的輸入信號(hào)選擇電路，用來(lái)將所產(chǎn)生的掃描數(shù)據(jù)輸入下一寄存電路以作為其測(cè)試^t據(jù)。9.如權(quán)利要求8所述的掃描寄存電路，其中，該控制電路是一開(kāi)關(guān)組件，耦接于該輸入信號(hào)選擇電路與一第一預(yù)定電壓電平之間，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)選擇性地連接該輸入信號(hào)選擇電路與該第一預(yù)定電壓電平；該閂鎖電路依據(jù)該該輸入信號(hào)選擇電路的一第一數(shù)據(jù)輸出端與一第二數(shù)據(jù)輸出端所接收的該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)；以及該輸入信號(hào)選擇電路包含有一第一切換開(kāi)關(guān)，耦接于該控制電路，該第一切換開(kāi)關(guān)選擇性地依據(jù)一選擇信號(hào)將該控制電路耦接于一第一輸出端或一第二輸出端；一第二切換開(kāi)關(guān)，耦接于該第一切換開(kāi)關(guān)的該第一輸出端，用來(lái)依據(jù)該非測(cè)試數(shù)據(jù)選擇性地將該第一輸出端耦接于該第一數(shù)據(jù)輸出端或該第二數(shù)據(jù)輸出端；以及一第三切換開(kāi)關(guān)，耦接于該第一切換開(kāi)關(guān)的該第二輸出端，用來(lái)依據(jù)該測(cè)試數(shù)據(jù)選擇性地將該該第二輸出端耦接于該第一數(shù)據(jù)輸出端或該第二數(shù)據(jù)輸出端。10.如權(quán)利要求8所述的掃描寄存電路，其中，該閂鎖電路包含有一第一反相器，用來(lái)依據(jù)一第二預(yù)定電壓電平或該第一數(shù)據(jù)輸出端所接收的該輸入數(shù)據(jù)決定其輸出端所產(chǎn)生的該輸出數(shù)據(jù)；一第二反相器，用來(lái)依據(jù)該第二預(yù)定電壓電平或該第二數(shù)據(jù)輸出端所接收的該輸入數(shù)據(jù)決定其輸出端所產(chǎn)生的該輸出數(shù)據(jù)；以及一晶體管，其控制端耦接于該第二預(yù)定電壓電平，以及其兩端分別耦接于該第一、第二數(shù)據(jù)輸出端；其中，該第一反相器的輸出端耦接于該第二反相器的輸入端，該第二反相器的輸出端耦接于該第一反相器的輸入端，以及該第一反相器的輸出端或該第二反相器的輸出端用來(lái)輸出該輸出數(shù)據(jù)。11.如權(quán)利要求IO所述的掃描寄存電路，其中，該掃描電路包含有一第一開(kāi)關(guān)組件、一第二開(kāi)關(guān)組件、一第一邏輯門(mén)以及一第二邏輯門(mén)，該第一開(kāi)關(guān)組件依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)選擇性地將該第二預(yù)定電壓電平輸入該第一邏輯門(mén)的一輸入端，該第二開(kāi)關(guān)組件依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)選擇性地將該第二預(yù)定電壓電平輸入該第二邏輯門(mén)的一輸入端，該第一邏輯門(mén)的輸出端耦接于該第二邏輯門(mén)的另一輸入端，該第二邏輯門(mén)的輸出端耦接于該第一邏輯門(mén)的另一輸入端，該第一邏輯門(mén)的輸出端或該該第一邏輯門(mén)的輸出端用來(lái)輸出該掃描凄t據(jù)。12.如權(quán)利要求IO所述的掃描寄存電路，其另包含有至少一電平調(diào)整電路，耦接于該閂鎖電路，用來(lái)調(diào)整該輸出數(shù)據(jù)的電壓電平。13.如權(quán)利要求12所述的掃描寄存電路，其中，該電平調(diào)整電路是一反相器，用來(lái)依據(jù)該第一預(yù)定電壓電平或該第二預(yù)定電壓電平來(lái)調(diào)整該輸出數(shù)據(jù)。14.如權(quán)利要求8所述的掃描寄存電路，其僅由該驅(qū)動(dòng)時(shí)鐘所驅(qū)動(dòng)。全文摘要本發(fā)明提供一種寄存電路，其包含有一閂鎖電路，用來(lái)閂鎖一輸入數(shù)據(jù)產(chǎn)生一輸出數(shù)據(jù)；一輸入信號(hào)選擇電路，分別耦接于一非測(cè)試數(shù)據(jù)與一測(cè)試數(shù)據(jù)，用來(lái)選擇性地輸出該非測(cè)試數(shù)據(jù)或該測(cè)試數(shù)據(jù)來(lái)作為該輸入數(shù)據(jù)；一控制電路，耦接于一驅(qū)動(dòng)時(shí)鐘，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘來(lái)控制該閂鎖電路是否可閂鎖該輸入數(shù)據(jù)來(lái)決定該輸出數(shù)據(jù)；以及一掃描電路，耦接于該驅(qū)動(dòng)時(shí)鐘與該閂鎖電路，用來(lái)依據(jù)該驅(qū)動(dòng)時(shí)鐘掃描該閂鎖電路所輸出的該輸出數(shù)據(jù)以產(chǎn)生一掃描數(shù)據(jù)。文檔編號(hào)G01R31/28GK101144846SQ20061015362公開(kāi)日2008年3月19日申請(qǐng)日期2006年9月12日優(yōu)先權(quán)日2006年9月12日發(fā)明者沈子賓,謝尚志申請(qǐng)人:智原科技股份有限公司