專利名稱：芯片測試模塊的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種測試元件(testing device)與測試模塊(testingmodule)，且特別是有關(guān)于一種應用柱塞的芯片測試模塊。
背景技術(shù)：
集成電路芯片(integrated circuit chip，IC chip)的測試在半導體工藝(semiconductor process)的不同階段都是必要的。每一個IC芯片在晶片(wafer)與封裝(package)型態(tài)都必須接受測試以確保其電性功能(electricalfunction)。隨著芯片功能的加強與復雜化，高速與精確的測試需求也就更加重要。
在晶片型態(tài)測試個別芯片，其過程稱為晶片探測(wafer sorting)。晶片探測是在芯片與自動測試設(shè)備之間建立暫時的電性接觸。晶片探測是IC設(shè)計與功能的重要測試，以便進行芯片分離與后續(xù)封裝之前，篩選出良好的IC芯片。
請參考圖1，其繪示現(xiàn)有的一種芯片測試模塊的側(cè)視剖面示意圖?，F(xiàn)有芯片測試模塊100適于電連接至一芯片C的一受測面TS，現(xiàn)有芯片測試模塊100包括一柱塞(plunger)110以及一探針卡(probe card)120。柱塞110包括一本體(body)112，其具有一推頂部(pushing part)112a與一基礎(chǔ)部(base part)112b。
探針卡120包括一線路板(circuit board)122與一線路膜(membrane)124。線路板122具有一開口122a，本體112的推頂部112a經(jīng)過開口122a而貫穿線路板122。線路膜124具有多個相互重疊的線路層(circuit layer)124a與多個凸塊(bump)124b，其中這些線路層124a更包括一第一線路層L1，其配置在線路膜124的一第一膜表面124c上，而這些線路層124a更包括一第二線路層L2，其配置在線路膜124的相對于第一膜表面124c的一第二膜表面124d上，且這些凸塊124b配置在第二線路層L2的位于線路膜124的一推頂區(qū)域PA(pushed area)的局部上，用以接觸芯片C的受測面TS。
線路膜124更具有多個導電貫孔124e(僅繪示其一)，用以電連接這些線路層124a。線路膜124更具有一第一介電層124f，其配置在第一膜表面124c上，并覆蓋局部的第一線路層L1，用以保護第一線路層L1，且線路膜124更具有一第二介電層124g，其配置在第二膜表面124d上，并覆蓋局部的第二線路層L2，用以保護第二線路層L2。
此外，探針卡120更包括至少一電容元件126，其配設(shè)在線路膜124的第二膜表面124d上。另外，上述第一線路層L1包括一電源線路或一接地線路。
以下對于使用現(xiàn)有芯片測試模塊100對于芯片C進行電性測試的過程作一說明。請參考圖1與圖2，其中圖2繪示圖1的芯片測試模塊進行電性測試時的側(cè)視剖面示意圖。在線路膜124的推頂區(qū)域PA受到柱塞110的本體112的推頂部112a(其穿過線路板122的開口122a)所推頂，且線路膜124的相連于推頂區(qū)域PA的一壓持區(qū)域(pressed area)SA夾持于基礎(chǔ)部112b及線路板122之間以后，線路膜124、線路板122與柱塞110固定在一起以構(gòu)成芯片測試模塊100。在測試過程中，芯片C與芯片測試模塊100之間會有相對位移，通常是芯片C作垂直移動，以使線路膜124的這些凸塊124b接觸芯片C的受測面TS，因而對芯片C進行電性測試。
然而，對于現(xiàn)有的芯片測試模塊而言，線路膜在高密度布線的設(shè)計下，第一線路層的連接路徑較長，導致其寄生電感(parasitic inductance)值增加。此外，受限于線路膜的布線的制作能力，使得現(xiàn)有的芯片測試模塊對于芯片的受測面上的信號接墊(signal pad)所能測試的數(shù)目將有所限制。另外，當傳輸高頻信號時，第一線路層的較長的連接路徑將增加其插入損耗(insertionloss)，進而降低其傳輸效率。
實用新型內(nèi)容本實用新型的目的是提供一種芯片測試模塊，以提升其測試信號品質(zhì)。
為達上述或是其它目的，本實用新型提出一種芯片測試模塊，其包括一柱塞及一探針卡。柱塞包括一具有一推頂部及一基礎(chǔ)部的本體和一配置于推頂部及基礎(chǔ)部的表面的導電層。探針卡包括一線路板及一線路膜。線路板具有一開口，本體的推頂部經(jīng)過開口而貫穿線路板。線路膜具有一第一線路層、至少一貫穿線路膜的導電貫孔及多個凸塊。第一線路層配置在線路膜的一第一膜表面上，且這些凸塊配置于相對于第一膜表面的一第二膜表面上且位于線路膜的一推頂區(qū)域內(nèi)，這些凸塊的至少一經(jīng)由導電貫孔而與第一線路層電連接，且第一線路層的位于推頂區(qū)域的局部接觸且電連接導電層的位于推頂部的局部，而這些凸塊的至少一經(jīng)由導電貫孔而電連接至導電層。
為讓本實用新型的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉多個實施例，并配合附圖，作詳細說明如下。


圖1繪示現(xiàn)有的一種芯片測試模塊的側(cè)視剖面示意圖；圖2繪示圖1的芯片測試模塊進行電性測試時的側(cè)視剖面示意圖；圖3繪示本實用新型第一實施例的一種芯片測試模塊的側(cè)視剖面示意圖；圖4繪示圖3的芯片測試模塊進行電性測試時的側(cè)視剖面示意圖；圖5繪示本實用新型第二實施例的一種芯片測試模塊的側(cè)視剖面示意圖；圖6繪示本實用新型第三實施例的一種芯片測試模塊的側(cè)視剖面示意圖；圖7繪示本實用新型第四實施例的一種芯片測試模塊的側(cè)視剖面示意圖。
附圖標記說明100、200、300、400、500芯片測試模塊110、210、510柱塞112、212本體112a、212a、312a、512a推頂部112b、212b、512b基礎(chǔ)部120、220、320探針卡122、222、522線路板122a、222a開口222b、522b第一板表面522c第二板表面124、224、324、524線路膜
124a、224a線路層124b、224b凸塊124c、224c、324c第一膜表面124d、224d第二膜表面124e、224e導電貫孔124f、224f第一介電層124g、224g第二介電層126、226、326、426電容元件212c、312c凹穴214、514導電層C芯片L1第一線路層L2第二線路層PA推頂區(qū)域S側(cè)邊SA壓持區(qū)域T頂端TS受側(cè)面具體實施方式
請參考圖3，其繪示本實用新型第一實施例的一種芯片測試模塊的側(cè)視剖面示意圖。第一實施例的芯片測試模塊200適于電連接至一芯片C的一受測面TS。芯片測試模塊200包括一柱塞210以及一探針卡220。柱塞210包括一本體212與一導電層214。本體212具有一推頂部212a及一基礎(chǔ)部212b，而導電層214配置于推頂部212a及基礎(chǔ)部212b的表面。
探針卡220包括一線路板222與一線路膜224。線路板222具有一開口222a，本體212的推頂部212a經(jīng)過開口222a而貫穿線路板222。線路膜224具有多個相互重疊的線路層224a、多個貫穿線路膜224的導電貫孔224e(僅繪示其一)與多個凸塊224b，其中這些線路層224a更包括一第一線路層L1，其配置在線路膜224的一第一膜表面224c上，而這些線路層224a更包括一第二線路層L2，其配置在線路膜224的相對于第一膜表面224c的一第二膜表面224d上，且這些凸塊224b配置在第二膜表面224d上且位于線路膜224的一推頂區(qū)域PA內(nèi)，用以接觸芯片C的受測面TS。此外，這些凸塊224b的至少其中之一經(jīng)由導電貫孔224e而與第一線路層L1電連接。
第一實施例中，線路膜224更具有一第一介電層224f，其配置在第一膜表面224c上，并覆蓋局部的第一線路層L1，用以保護第一線路層L1，且線路膜224更具有一第二介電層224g，其配置在第二膜表面224d上，并覆蓋局部的第二線路層L2，用以保護第二線路層L2。探針卡220更包括至少一電容元件226(圖3繪示4個)，其配設(shè)在線路膜224的第一膜表面224c上與第二膜表面224d上且位于推頂區(qū)域PA外，而本體212更可具有一凹穴212c，其位于推頂部212a的一側(cè)邊S上，用以容納配設(shè)于第一膜表面上的這些電容元件226。此外，在第一實施例中，第一線路層L1包括一電源線路或一接地線路。
以下對于使用第一實施例的芯片測試模塊200對于芯片C進行電性測試的過程作一說明。請參考圖3與圖4，其中圖4繪示圖3的芯片測試模塊進行電性測試時的側(cè)視剖面示意圖。在線路膜224的推頂區(qū)域PA受到柱塞210的本體212的推頂部212a(其穿過線路板222的開口222a)所推頂，且線路膜224的相連于推頂區(qū)域PA的一壓持區(qū)域SA夾持于基礎(chǔ)部212b及線路板222之間以后，線路膜224、線路板222將與柱塞210固定在一起以構(gòu)成芯片測試模塊200。
因此，第一線路層L1的位于推頂區(qū)域PA的局部接觸且電連接導電層214的位于推頂部212a的局部，而這些凸塊224b的至少其中之一經(jīng)由導電貫孔224e而電連接至導電層214。第一線路層L1的位于壓持區(qū)域SA的局部接觸且電連接導電層214的位于基礎(chǔ)部212b的局部，且第二線路層L2的局部接觸且電連接線路板222。
在測試過程中，芯片C與芯片測試模塊200之間會有相對位移，通常是芯片C作垂直移動，以使線路膜224的這些凸塊224b接觸芯片C的受測面TS，以對芯片C進行電性測試。當?shù)谝痪€路層L1包括一電源線路或一接地線路時，可藉由同時接觸線路板222及第一線路層L1的導電層214來增加回流路徑以降低寄生電感。
請參考圖5與圖6，其分別繪示本實用新型第二實施例與第三實施例的一種芯片測試模塊的側(cè)視剖面示意圖。第二實施例與第一實施例的不同之處在于，第二實施例的芯片測試模塊300的探針卡320所包括的這些電容元件326，其部分可配設(shè)在線路膜324的推頂區(qū)域PA內(nèi)的第一膜表面324c上，且本體312更可具有一凹穴312c，其位于推頂部312a的一頂端T上，用以容納上述位于線路膜324的推頂區(qū)域PA內(nèi)的這些電容元件326。然而，第一實施例的配設(shè)這些電容元件226的位置與第二實施例的配設(shè)這些電容元件326的位置可搭配組合，其組合方式可見第三實施例的芯片測試模塊400所配設(shè)的這些電容元件426的位置。
請參考圖7，其繪示本實用新型第四實施例的一種芯片測試模塊的側(cè)視剖面示意圖。第四實施例與第一實施例的不同之處在于，第一實施例的芯片測試模塊200的線路膜224是固定在線路板222的第一板表面222b上，然而第四實施例的芯片測試模塊500的線路膜524是固定在線路板522的第二板表面522c上，亦即第一線路層(未繪示)的局部接觸且電連接至線路板522。此外，柱塞510的鄰接于推頂部512a的基礎(chǔ)部512b則不透過線路膜524而直接固定在線路板522的第一板表面522b上，且導電層514的位于基礎(chǔ)部512b的局部將直接接觸且電連接線路板522的第一板表面522b的接墊(未繪示)。
綜上所述，本實用新型的柱塞與應用其的芯片測試模塊至少具有下列優(yōu)點(一)由于本實用新型的柱塞的表面上配置有導電層，因此在電性測試芯片時，導電層與線路膜的線路層彼此接觸，藉以增加線路膜的線路層的回流路徑與縮短其連接路徑，進而使得線路膜的線路層的寄生電感值降低、插入損耗降低以及串音干擾減低。
(二)由于本實用新型的柱塞的本體具有可容納電容元件的凹穴，因此增加電容元件配置于線路膜的位置選擇性與數(shù)目。
(三)由于線路膜的接地線路可藉由柱塞的導電層提供額外的回流路徑，故可增加線路膜的線路布局的設(shè)計彈性，以提高對于芯片的信號接墊的測試數(shù)量。
雖然本實用新型已以多個實施例揭露如上，然其并非用以限定本實用新型，任何本領(lǐng)域的技術(shù)人員，在不脫離本實用新型的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本實用新型的保護范圍以所附的權(quán)利要求書所界定者為準。
權(quán)利要求1.一種芯片測試模塊，其特征在于包括一柱塞，包括一本體，具有一推頂部及一基礎(chǔ)部；以及一導電層，配置于該推頂部及該基礎(chǔ)部的表面；以及一探針卡，包括一線路板，具有一開口，該本體的該推頂部經(jīng)過該開口而貫穿該線路板；以及一線路膜，具有一第一線路層、至少一貫穿該線路膜的導電貫孔及多個凸塊，其中該第一線路層配置在該線路膜的一第一膜表面上，該些凸塊配置于相對于該第一膜表面的一第二膜表面上且位于該線路膜的一推頂區(qū)域內(nèi)，該些凸塊的至少一經(jīng)由該導電貫孔而與該第一線路層電連接，且該第一線路層的位于該推頂區(qū)域的局部接觸且電連接該導電層的位于該推頂部的局部，而該些凸塊的至少一經(jīng)由該導電貫孔而電連接至該導電層。
2.如權(quán)利要求1所述的芯片測試模塊，其特征在于，該探針卡更包括至少一電容元件，其配設(shè)在該線路膜的該第一膜表面上且位于該推頂區(qū)域外，而該本體更具有一凹穴，其位于該推頂部的一側(cè)邊上，用以容納該電容元件。
3.如權(quán)利要求1所述的芯片測試模塊，其特征在于，該探針卡更包括至少一電容元件，其配設(shè)在該線路膜的該第一膜表面上且位于該推頂區(qū)域內(nèi)，而該本體更具有一凹穴，其位于該推頂部的一頂端上，用以容納該電容元件。
4.如權(quán)利要求1所述的芯片測試模塊，其特征在于，該探針卡更包括至少一電容元件，其配設(shè)在該線路膜的該第二膜表面上。
5.如權(quán)利要求1所述的芯片測試模塊，其特征在于，該第一線路層的局部接觸且電連接至該線路板。
6.如權(quán)利要求1所述的芯片測試模塊，其特征在于，該線路板的局部接觸且電連接該導電層的位于該基礎(chǔ)部的局部。
7.如權(quán)利要求1所述的芯片測試模塊，其特征在于，該第一線路層的局部接觸且電連接至該導電層的位于該基礎(chǔ)部的局部。
8.如權(quán)利要求1所述的芯片測試模塊，其特征在于，該線路膜包括一第二線路層，其配置于該線路膜的該第二膜表面上。
9.如權(quán)利要求8所述的芯片測試模塊，其特征在于，該第二線路層的局部接觸且電連接至該線路板。
10.如權(quán)利要求8所述的芯片測試模塊，其特征在于，該線路膜包括多個線路層，其包括該第一線路層及該第二線路層。
專利摘要一種芯片測試模塊。芯片測試模塊具有一探針卡，其具有一線路板及一線路膜。線路膜具有一線路層、至少一貫穿線路膜的導電貫孔與多個凸塊，線路層配置于線路膜的一第一膜表面上，凸塊配置于相對于第一膜表面的一第二膜表面上且位于線路膜的一推頂區(qū)域內(nèi)，凸塊的至少一經(jīng)由導電貫孔而與線路層電連接。芯片測試模塊還具有一柱塞，柱塞包括一本體與一導電層。本體具有一推頂部及一基礎(chǔ)部。導電層配置于推頂部及基礎(chǔ)部的表面上，線路層的位于推頂區(qū)域的局部適于接觸且電連接導電層的位于推頂部的局部，而凸塊的至少一經(jīng)由導電貫孔而電連接至導電層。
文檔編號G01R31/28GK2879196SQ20062000314
公開日2007年3月14日 申請日期2006年2月22日 優(yōu)先權(quán)日2006年2月22日
發(fā)明者吳信寬, 徐鑫州 申請人:威盛電子股份有限公司