專利名稱：具有數(shù)據(jù)旁路路徑以允許快速測(cè)試和校準(zhǔn)的存儲(chǔ)器裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及存儲(chǔ)器裝置的測(cè)試和/或校準(zhǔn)，且更明確地說(shuō)，涉及一種允許以不 需要涉及裝置中的存儲(chǔ)器單元的方式測(cè)試和/或校準(zhǔn)存儲(chǔ)器裝置的寫入和讀取數(shù)據(jù)路徑 的方法和設(shè)備。
背景技術(shù)：
在存儲(chǔ)器裝置(例如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器("DRAM")裝置)的制造期間，有必 要測(cè)試存儲(chǔ)器裝置以確保其適當(dāng)操作。圖1展示存儲(chǔ)器裝置的典型數(shù)據(jù)路徑10，其包含 耦合在數(shù)據(jù)總線端子16與陣列接口邏輯20之間的寫入數(shù)據(jù)路徑12和讀取數(shù)據(jù)路徑14。 陣列接U1邏輯20又耦合到存儲(chǔ)器單元陣列22。實(shí)踐中，大量數(shù)據(jù)總線端子16包含在存 儲(chǔ)器裝置10中，且這些數(shù)據(jù)總線端子的每一者耦合到各自寫入數(shù)據(jù)路徑12和讀取數(shù)據(jù) 路徑14。然而，為了清楚起見(jiàn)，圖1中僅展示耦合到一個(gè)數(shù)據(jù)總線端子16的寫入數(shù)據(jù) 路徑12和讀取數(shù)據(jù)路徑14。
寫入數(shù)據(jù)路徑12包含接收器30，其將施加到端子16的寫入數(shù)據(jù)耦合到寫入數(shù)據(jù)俘 獲電路34。響應(yīng)于寫入選通("WS")信號(hào)，從接收器30輸出的寫入數(shù)據(jù)的每一位被俘 獲或存儲(chǔ)在寫入數(shù)據(jù)俘獲電路34中。WS信號(hào)通常從外部源(例如，存儲(chǔ)器控制器)(圖 1未圖示)耦合到存儲(chǔ)器裝置10。所俘獲的寫入數(shù)據(jù)的每一位被劃分為上升沿?cái)?shù)據(jù)和下 降沿?cái)?shù)據(jù)并被施加到串行-并行轉(zhuǎn)換器38，且響應(yīng)于WS信號(hào)而存儲(chǔ)在其中。在寫入數(shù)據(jù) 的許多位已施加到數(shù)據(jù)總線端子16并存儲(chǔ)在串行-并行轉(zhuǎn)換器38中之后，所存儲(chǔ)的寫入 數(shù)據(jù)位以并行形式通過(guò)內(nèi)部寫入數(shù)據(jù)總線40輸出到陣列接口邏輯20。在一個(gè)實(shí)施例中， 串行-并行轉(zhuǎn)換器38可為彼此串聯(lián)耦合的一系列移位寄存器，第一移位寄存器耦合到寫 入數(shù)據(jù)俘獲電路34。來(lái)自所有移位寄存器的各自輸出接著將耦合到寫入數(shù)據(jù)總線40。舉 例來(lái)說(shuō)，如果串行-并行轉(zhuǎn)換器38存儲(chǔ)4個(gè)寫入數(shù)據(jù)位，那么寫入數(shù)據(jù)總線40將具有4 個(gè)位的寬度。并行-串行轉(zhuǎn)換器38還在其將有效寫入數(shù)據(jù)輸出到陣列接口邏輯20時(shí)，將 寫入數(shù)據(jù)有效信號(hào)施加到陣列接口邏輯20。寫入數(shù)據(jù)有效信號(hào)啟用陣列接口邏輯20以 存儲(chǔ)寫入數(shù)據(jù)。
陣列接口邏輯20從命令解碼器(圖l未圖示)接收許多控制信號(hào)，包含陣列循環(huán)信 號(hào)、寫入啟用("WE")信號(hào)和地址信號(hào)，所述地址信號(hào)通常呈行地址信號(hào)和列地址信號(hào)
的形式。陣列接口邏輯20將通過(guò)寫入總線40耦合的寫入數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器單元陣列22 中的由地址指定的位置處。
讀取數(shù)據(jù)路徑14包含通過(guò)內(nèi)部讀取數(shù)據(jù)總線52耦合到陣列接口邏輯的數(shù)據(jù)管線電 路50。數(shù)據(jù)管線電路50從陣列接口邏輯20接收并行讀取數(shù)據(jù)，陣列接口邏輯20又從 存儲(chǔ)器單元陣列22中由施加到邏輯20的地址確定的位置處接收讀取數(shù)據(jù)。WE信號(hào)確 定是將寫入數(shù)據(jù)耦合到陣列22還是從陣列22耦合讀取數(shù)據(jù)。陣列接口邏輯20還在將有 效讀取數(shù)據(jù)施加到內(nèi)部讀取數(shù)據(jù)總線52時(shí)，將讀取有效信號(hào)施加到數(shù)據(jù)管線電路50。 讀取數(shù)據(jù)有效信號(hào)和單獨(dú)的啟用("En")信號(hào)啟用數(shù)據(jù)管線電路50以響應(yīng)于讀取時(shí)鐘信 號(hào)("RdClk")而存儲(chǔ)讀取數(shù)據(jù)。
當(dāng)En信號(hào)啟用鎖存器56時(shí)，存儲(chǔ)在數(shù)據(jù)管線電路50中的讀取數(shù)據(jù)位被響應(yīng)于Rd Clk信號(hào)而循序存儲(chǔ)在讀取數(shù)據(jù)鎖存器56中。接著，鎖存器56將鎖存的每一讀取數(shù)據(jù)位 通過(guò)傳輸器58施加到數(shù)據(jù)總線端子16。在一個(gè)實(shí)施例中，數(shù)據(jù)管線電路50可為一系列 移位寄存器，每一移位寄存器的輸入耦合到讀取數(shù)據(jù)總線52的各自線。所述系列中的最 后移位寄存器的輸出就將耦合到讀取數(shù)據(jù)鎖存器56。
圖2的時(shí)序圖中展示了圖l所示的存儲(chǔ)器裝置IO中的典型存儲(chǔ)器寫入操作和隨后的 存儲(chǔ)器讀取操作。存在于數(shù)據(jù)總線上的數(shù)據(jù)在圖2中展示為上部信號(hào)。寫入數(shù)據(jù)的四個(gè) 位被循序施加到數(shù)據(jù)總線端子16，并響應(yīng)于WS信號(hào)的四個(gè)轉(zhuǎn)變而鎖存在寫入俘獲電路 34中，所述四個(gè)轉(zhuǎn)變大約在每一寫入數(shù)據(jù)位有效的時(shí)間中間發(fā)生。當(dāng)寫入數(shù)據(jù)的每一位 鎖存在寫入數(shù)據(jù)俘獲電路34中 時(shí)，其被轉(zhuǎn)移到串行-并行轉(zhuǎn)換器38。當(dāng)寫入數(shù)據(jù)的所有 四個(gè)位已轉(zhuǎn)移到串行-并行轉(zhuǎn)換器38時(shí)，轉(zhuǎn)換器38在寫入數(shù)據(jù)的四個(gè)位被放置在內(nèi)部寫 入總線40上的同時(shí)輸出寫入有效信號(hào)，同樣如圖2所示。命令解碼器(圖2未圖示)在 串行-并行轉(zhuǎn)換器38輸出寫入有效信號(hào)的同時(shí)，將陣列循環(huán)信號(hào)輸出到陣列接口邏輯20。 陣列循環(huán)信號(hào)啟始所有對(duì)存儲(chǔ)器單元陣列22的讀取和寫入存取。陣列循環(huán)信號(hào)在對(duì)寫入 數(shù)據(jù)進(jìn)行數(shù)據(jù)解串之后變得有效，此時(shí)轉(zhuǎn)移到串行-并行轉(zhuǎn)換器38的寫入數(shù)據(jù)位輸出在 內(nèi)部寫入數(shù)據(jù)總線40上。命令解碼器現(xiàn)還在其輸出陣列循環(huán)信號(hào)的同時(shí)，輸出有效寫入 啟用WE信號(hào)。WE信號(hào)允許陣列接口邏輯20確定存儲(chǔ)器存取是寫入存儲(chǔ)器存取。接著， 內(nèi)部寫入數(shù)據(jù)總線40上的寫入數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器單元陣列22中的由施加到陣列接口邏 輯20的地址指定的位置處。
在寫入數(shù)據(jù)已存儲(chǔ)在陣列22中之后，啟始讀取存儲(chǔ)器存取。通過(guò)命令解碼器在對(duì) WE信號(hào)解除確立的同時(shí)將有效陣列循環(huán)信號(hào)施加到陣列接口邏輯20而啟始此存取。存
儲(chǔ)在陣列22中的四個(gè)數(shù)據(jù)位接著耦合到陣列接口邏輯20，陣列接口邏輯20在輸出讀取 有效信號(hào)的同時(shí)在讀取數(shù)據(jù)總線52上輸出讀取數(shù)據(jù)位。讀取有效信號(hào)由陣列接口邏輯 20產(chǎn)生以指示正從存儲(chǔ)器單元陣列22耦合讀取數(shù)據(jù)位。當(dāng)En信號(hào)轉(zhuǎn)變?yōu)橛行Ц邥r(shí)，讀 取數(shù)據(jù)的四個(gè)位響應(yīng)于Rd Clk信號(hào)而存儲(chǔ)在讀取數(shù)據(jù)管線電路50中。由命令解碼器產(chǎn) 生的En信號(hào)還啟用讀取數(shù)據(jù)管線電路以便響應(yīng)于Rd Clk信號(hào)而循序輸出讀取數(shù)據(jù)的四 個(gè)位。如圖2所示，RdCIk信號(hào)是自由振蕩的時(shí)鐘信號(hào)，其通常由存儲(chǔ)器裝置IO中的延 遲鎖定回路(未圖示)產(chǎn)生。RdClk信號(hào)還啟用讀取數(shù)據(jù)鎖存器電路56以鎖存并接著響 應(yīng)于RdClk信號(hào)而輸出讀取數(shù)據(jù)的每一位。接著，讀取數(shù)據(jù)的每一位通過(guò)讀取數(shù)據(jù)傳輸 器58而循序施加到數(shù)據(jù)總線端子16。
含有存儲(chǔ)器裝置的電子系統(tǒng)(例如，計(jì)算機(jī))通常在初始向系統(tǒng)施加電力時(shí)測(cè)試存 儲(chǔ)器裝置10。為了確保每一存儲(chǔ)器單元均適當(dāng)操作，現(xiàn)有技術(shù)的測(cè)試方法將具有第一二 進(jìn)制值(例如，1)的寫入數(shù)據(jù)耦合到存儲(chǔ)器裝置IO的數(shù)據(jù)總線端子16。接著，通過(guò)寫 入數(shù)據(jù)路徑12將寫入數(shù)據(jù)耦合到存儲(chǔ)器單元陣列22。在隨后的讀取操作中，從陣列中 讀取所存儲(chǔ)的寫入數(shù)據(jù)，并將其通過(guò)讀取數(shù)據(jù)路徑14耦合到數(shù)據(jù)總線端子16。接著， 通過(guò)外部裝置將讀取數(shù)據(jù)與寫入數(shù)據(jù)進(jìn)行比較。在匹配的情況下，認(rèn)為存儲(chǔ)器裝置10已 通過(guò)測(cè)試。如果不匹配，那么認(rèn)為存儲(chǔ)器裝置IO未通過(guò)測(cè)試。
存儲(chǔ)器裝置IO可能由于多種原因而未通過(guò)測(cè)試。存儲(chǔ)器陣列22或與存儲(chǔ)器陣列22 相關(guān)聯(lián)的電路(例如，地址解碼器(圖l未圖示))可能有故障，使得數(shù)據(jù)未寫入到陣列 22并接著從陣列22讀取。寫入數(shù)據(jù)路徑12或讀取數(shù)據(jù)路徑14中也可能存在故障。另 一方面，問(wèn)題可能只是寫入數(shù)據(jù)路徑12或讀取數(shù)據(jù)路徑14中的定時(shí)容差的問(wèn)題，所述 問(wèn)題可簡(jiǎn)單地通過(guò)以較慢速度操作裝置IO而解決。在此情況下，可簡(jiǎn)單地通過(guò)將裝置定 級(jí)為較低速度存儲(chǔ)器裝置而搶救存儲(chǔ)器裝置10。不幸的是，使用上述測(cè)試過(guò)程，不可能 僅測(cè)試寫入數(shù)據(jù)路徑12或讀取數(shù)據(jù)路徑14，因?yàn)榇鎯?chǔ)器陣列22在測(cè)試過(guò)程中起重要作 用。
首先將數(shù)據(jù)寫入到存儲(chǔ)器裝置IO并接著從存儲(chǔ)器裝置IO讀取的另一過(guò)程是用在校 準(zhǔn)耦合到存儲(chǔ)器裝置或從存儲(chǔ)器裝置耦合的信號(hào)的定時(shí)的過(guò)程中。在現(xiàn)代高速同步存儲(chǔ) 器裝置(例如，SDRAM裝置)中，需要調(diào)節(jié)用于在寫入數(shù)據(jù)俘獲電路34中俘獲寫入數(shù) 據(jù)的寫入數(shù)據(jù)選通WS信號(hào)的定時(shí)，和/或用于將讀取數(shù)據(jù)鎖存在讀取數(shù)據(jù)鎖存器56中 的Rd Clk信號(hào)的定時(shí)。對(duì)WS和Rd Clk信號(hào)的定時(shí)的這兩種調(diào)節(jié)均可在存儲(chǔ)器裝置或存 儲(chǔ)器控制器中進(jìn)行。
在校準(zhǔn)過(guò)程中確定WS信號(hào)和/或Rd Clk信號(hào)的最優(yōu)定時(shí)，在所述校準(zhǔn)過(guò)程中試圖使 用具有在預(yù)定范圍內(nèi)變化的定時(shí)的各自WS和Rd Clk信號(hào)來(lái)在寫入數(shù)據(jù)俘獲電路34中 俘獲寫入數(shù)據(jù)或?qū)⒆x取數(shù)據(jù)鎖存在讀取數(shù)據(jù)鎖存器56中。接著在正常操作期間使用最佳 地俘獲寫入數(shù)據(jù)和/或讀取數(shù)據(jù)的WS和Rd Clk信號(hào)的定時(shí)。
可能需要大量時(shí)間來(lái)執(zhí)行此校準(zhǔn)過(guò)程，因?yàn)橛斜匾谠S多WS和RdClk信號(hào)時(shí)間的 每一者時(shí)將數(shù)據(jù)寫入到存儲(chǔ)器陣列22并接著從存儲(chǔ)器陣列22讀取數(shù)據(jù)。因此，校準(zhǔn)過(guò) 程可能不理想地延遲正常操作中存儲(chǔ)器裝置10的使用。
因此，需要一種允許較快地測(cè)試和校準(zhǔn)存儲(chǔ)器裝置的存儲(chǔ)器裝置和方法。

發(fā)明內(nèi)容
一種存儲(chǔ)器裝置包含旁路路徑，其允許在將或不將寫入數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器陣列中的 情況下，將通過(guò)寫入數(shù)據(jù)路徑耦合的寫入數(shù)據(jù)直接耦合到讀取數(shù)據(jù)路徑。接著，耦合到 讀取數(shù)據(jù)路徑的數(shù)據(jù)通過(guò)讀取數(shù)據(jù)路徑耦合到外部數(shù)據(jù)總線端子。因此，可在不涉及存 儲(chǔ)器陣列的情況下測(cè)試和/或校準(zhǔn)寫入數(shù)據(jù)路徑和讀取數(shù)據(jù)路徑。所述旁路路徑可包含例 如旁路驅(qū)動(dòng)器的專用組件，其耦合在寫入數(shù)據(jù)路徑或讀取數(shù)據(jù)路徑之間?；蛘?，旁路路 徑可采取另一形式，例如讀取和寫入數(shù)據(jù)路徑與耦合到存儲(chǔ)器陣列的輸入/輸出線之間的 共同連接，其通常用于存儲(chǔ)器裝置中。


圖1是常規(guī)存儲(chǔ)器裝置的一部分的框圖，其展示存儲(chǔ)器裝置的寫入數(shù)據(jù)路徑和讀取 數(shù)據(jù)路徑。
圖2是展示圖1所示的存儲(chǔ)器裝置部分中存在的信號(hào)的時(shí)序圖，所述信號(hào)用于寫入
存儲(chǔ)器存取以及隨后的讀取存儲(chǔ)器存取。
圖3是展示根據(jù)本發(fā)明一個(gè)實(shí)例的存儲(chǔ)器裝置的一部分的框圖。
圖4是展示根據(jù)本發(fā)明一個(gè)實(shí)例的陣列接口邏輯的更詳細(xì)框圖，所述陣列接口邏輯
可用于圖1所示的存儲(chǔ)器裝置部分中。
圖5是展示根據(jù)本發(fā)明另一實(shí)例的存儲(chǔ)器裝置的一部分的框圖。
圖6是使用如圖3-5或本發(fā)明的某一其它實(shí)例所示的旁路路徑的存儲(chǔ)器裝置的框圖。
圖7是使用圖6的存儲(chǔ)器裝置的基于處理器的系統(tǒng)的框圖。
具體實(shí)施例方式
圖3中展示根據(jù)本發(fā)明一個(gè)實(shí)例的存儲(chǔ)器裝置50的一部分。存儲(chǔ)器裝置50可為動(dòng) 態(tài)隨機(jī)存取存儲(chǔ)器("DRAM")裝置、靜態(tài)隨機(jī)存取存儲(chǔ)器("SRAM")裝置，或某一
其它類型的存儲(chǔ)器裝置。如先前所解釋，寫入數(shù)據(jù)位施加到數(shù)據(jù)總線端子16，并通過(guò)寫 入數(shù)據(jù)路徑12經(jīng)由內(nèi)部寫入數(shù)據(jù)總線40耦合到陣列接口邏輯54。讀取數(shù)據(jù)位通過(guò)內(nèi)部 讀取數(shù)據(jù)總線52和讀取數(shù)據(jù)路徑14從陣列接口邏輯54耦合到數(shù)據(jù)總線端子16。
根據(jù)本發(fā)明一個(gè)實(shí)例，陣列接口邏輯54包含旁路路徑60，其允許將寫入數(shù)據(jù)從寫 入數(shù)據(jù)總線40直接耦合到讀取數(shù)據(jù)總線52而不施加到存儲(chǔ)器單元陣列22(圖1 )。因此， 寫入數(shù)據(jù)路徑12或讀取數(shù)據(jù)路徑14的測(cè)試過(guò)程中不需要涉及存儲(chǔ)器單元陣列22。因此， 存儲(chǔ)器裝置50中的故障可被隔離于數(shù)據(jù)路徑12、 14。此外，在如上文所解釋調(diào)節(jié)寫入 數(shù)據(jù)選通WS信號(hào)的定時(shí)和/或讀取時(shí)鐘Rd Clk信號(hào)的定時(shí)以獲得最優(yōu)性能的校準(zhǔn)過(guò)程期 間，不必等待將寫入數(shù)據(jù)存儲(chǔ)在陣列22中并接著從陣列22讀取數(shù)據(jù)。因此，可更快地 確定WS信號(hào)和/或Rd Clk信號(hào)的最優(yōu)定時(shí)。盡管旁路路徑60被展示為陣列接口邏輯54 的一部分，但將了解，其可為單獨(dú)組件，或者其可包含在除陣列接口邏輯54以外的組件 中。
圖4中展示可在根據(jù)本發(fā)明的陣列接口邏輯54'的另一實(shí)例中實(shí)施旁路路徑的方式。 寫入數(shù)據(jù)以并行形式通過(guò)寫入數(shù)據(jù)總線40耦合到寫入數(shù)據(jù)總線鎖存器70。當(dāng)寫入邏輯 74接收寫入有效信號(hào)時(shí)，寫入數(shù)據(jù)總線鎖存器70響應(yīng)于從寫入邏輯74耦合到鎖存器70 的選通信號(hào)而存儲(chǔ)寫入數(shù)據(jù)。寫入邏輯74從命令解碼器(圖4未圖示)接收陣列循環(huán)信 號(hào)、寫入啟用WE信號(hào)和旁路信號(hào)。旁路信號(hào)可為由命令解碼器中的模式寄存器產(chǎn)生的 信號(hào)，其由用戶編程以允許在測(cè)試和/或校準(zhǔn)期間繞過(guò)陣列22。如此項(xiàng)技術(shù)中眾所周知， 存儲(chǔ)器裝置通常包含模式寄存器以允許用戶選擇性地啟用或禁用特定特征或操作模式。
存儲(chǔ)在寫入數(shù)據(jù)總線鎖存器70中的寫入數(shù)據(jù)通過(guò)寫入數(shù)據(jù)接收器76耦合到驅(qū)動(dòng)器 78，所述寫入數(shù)據(jù)接收器76和驅(qū)動(dòng)器78兩者均受來(lái)自寫入邏輯74的信號(hào)控制。寫入驅(qū) 動(dòng)器78通過(guò)互補(bǔ)輸入/輸出("I/O")線將寫入數(shù)據(jù)施加到存儲(chǔ)器陣列22。接著將寫入數(shù) 據(jù)存儲(chǔ)在存儲(chǔ)器陣列22中。
寫入數(shù)據(jù)接收器76還通過(guò)旁路驅(qū)動(dòng)器82將寫入數(shù)據(jù)施加到旁路路徑80，所述旁路 驅(qū)動(dòng)器82由寫入邏輯74控制。如下文更詳細(xì)描述，旁路路徑80允許將寫入數(shù)據(jù)直接耦 合到讀取數(shù)據(jù)路徑而不存儲(chǔ)在存儲(chǔ)器陣列22中。
來(lái)自存儲(chǔ)器陣列22的讀取數(shù)據(jù)通過(guò)互補(bǔ)I/0線耦合到幫助者觸發(fā)器("HF-F") 90， 所述幫助者觸發(fā)器90存儲(chǔ)讀取數(shù)據(jù)并將讀取數(shù)據(jù)施加到讀取數(shù)據(jù)傳輸器92。幫助者觸 發(fā)器90和讀取數(shù)據(jù)傳輸器92兩者均受讀取邏輯96控制，所述讀取邏輯96從命令解碼 器(圖4未圖示)接收陣列循環(huán)信號(hào)、WE信號(hào)和旁路信號(hào)。讀取數(shù)據(jù)傳輸器92接著通
過(guò)內(nèi)部讀取數(shù)據(jù)總線52耦合讀取數(shù)據(jù)，此時(shí)讀取邏輯96輸出讀取有效信號(hào)，如先前所 解釋。
在操作中，存儲(chǔ)器裝置在正常操作模式或測(cè)試/校準(zhǔn)模式中操作。測(cè)試/校準(zhǔn)模式由對(duì) 模式寄存器進(jìn)行編程的用戶啟用以確立旁路信號(hào)。響應(yīng)于當(dāng)存儲(chǔ)器裝置處于正常操作模 式時(shí)的寫入命令，通過(guò)寫入數(shù)據(jù)總線40耦合的寫入數(shù)據(jù)由寫入數(shù)據(jù)總線鎖存器70俘獲， 并通過(guò)寫入數(shù)據(jù)總線驅(qū)動(dòng)器76和寫入驅(qū)動(dòng)器78耦合到存儲(chǔ)器陣列22。接著將寫入數(shù)據(jù) 存儲(chǔ)在存儲(chǔ)器陣列22中。響應(yīng)于讀取命令，讀取數(shù)據(jù)被從存儲(chǔ)器陣列22輸出，并通過(guò) 幫助者觸發(fā)器90和讀取數(shù)據(jù)傳輸器92耦合到內(nèi)部讀取數(shù)據(jù)總線52。
在測(cè)試/校準(zhǔn)模式中，通過(guò)寫入總線40耦合的寫入數(shù)據(jù)被俘獲在寫入數(shù)據(jù)總線鎖存 器70中并通過(guò)寫入數(shù)據(jù)接收器76耦合。然而，寫入邏輯74通過(guò)禁用寫入驅(qū)動(dòng)器78來(lái) 響應(yīng)確立的旁路信號(hào)，使得寫入數(shù)據(jù)不耦合到存儲(chǔ)器陣列22。事實(shí)上，寫入邏輯74啟 用旁路驅(qū)動(dòng)器82使得寫入數(shù)據(jù)通過(guò)讀取數(shù)據(jù)傳輸器92直接耦合到內(nèi)部讀取數(shù)據(jù)總線52。 在此過(guò)程期間，可改變施加到寫入數(shù)據(jù)俘獲電路34 (圖1)和串行-并行轉(zhuǎn)換器38的寫 入選通WS信號(hào)的定時(shí)以確定WS信號(hào)的最優(yōu)定時(shí)。類似地，可改變讀取時(shí)鐘RdCIk信 號(hào)的定時(shí)以確定RdClk信號(hào)的最優(yōu)定時(shí)。值得注意的是，不必將寫入數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器 陣列22中并接著隨后從存儲(chǔ)器陣列22讀取，因此允許在顯著較少的時(shí)間內(nèi)實(shí)行測(cè)試和/ 或校準(zhǔn)過(guò)程。
圖5中展示陣列接口邏輯54"中使用的旁路路徑的另一實(shí)例。在此實(shí)施例中，陣列接 口邏輯54"包含圖4的陣列接口邏輯54'中所使用的所有組件(旁路驅(qū)動(dòng)器82除外)。此 外，在正常操作模式中，陣列接口邏輯54"以與陣列接口邏輯54湘同的方式操作。然而， 代替通過(guò)使用旁路驅(qū)動(dòng)器82將寫入數(shù)據(jù)從寫入數(shù)據(jù)路徑直接耦合到讀取數(shù)據(jù)路徑而繞 過(guò)存儲(chǔ)器陣列22，使用I/O線處寫入數(shù)據(jù)路徑與讀取數(shù)據(jù)路徑之間的共同連接來(lái)繞過(guò)存 儲(chǔ)器陣列22。這通過(guò)修改常規(guī)存儲(chǔ)器陣列22使得在旁路模式中禁止存儲(chǔ)器陣列22響應(yīng) 正常寫入命令和讀取命令來(lái)實(shí)現(xiàn)。更明確地說(shuō)，旁路信號(hào)當(dāng)被確立時(shí)會(huì)抑止存儲(chǔ)器陣列 22中的寫入驅(qū)動(dòng)器，使得耦合到I/0線的寫入數(shù)據(jù)不耦合到陣列22中的存儲(chǔ)器單元。被 確立的旁路信號(hào)還禁用存儲(chǔ)器裝置中的列解碼器，使得響應(yīng)于字線被激活而出現(xiàn)于陣列 22的數(shù)位線上的數(shù)據(jù)位不耦合到1/0線。值得注意的是，讀取數(shù)據(jù)路徑和寫入數(shù)據(jù)路徑 的組件不被確立的旁路信號(hào)禁止，使得其將寫入數(shù)據(jù)從數(shù)據(jù)總線端子16 (圖3)耦合到 I/O線，并從I/O線耦合回到數(shù)據(jù)總線端子16。盡管圖5所示的實(shí)施例通過(guò)禁止寫入驅(qū)動(dòng) 器和列解碼器而禁止陣列22的操作(如上文所解釋)，但將了解，可使用其它技術(shù)來(lái)防
止存儲(chǔ)器陣列22響應(yīng)I/O線上存在的寫入數(shù)據(jù)位并防止將讀取數(shù)據(jù)位放置在I/O線上。
圖6中展示使用圖3所示的實(shí)施例或本發(fā)明的某一其它實(shí)例的存儲(chǔ)器裝置。所述存 儲(chǔ)器裝置是常規(guī)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器("SDRAM")裝置100。然而，將了解，可根 據(jù)各種實(shí)例繞過(guò)存儲(chǔ)器陣列，且本發(fā)明也可用于其它類型的存儲(chǔ)器裝置中。SDRAM 100 的操作由命令解碼器104響應(yīng)于在控制總線106上接收的高電平命令信號(hào)來(lái)控制。這些 高電平命令信號(hào)(其通常由存儲(chǔ)器控制器(圖6未圖示)產(chǎn)生)是時(shí)鐘啟用信號(hào)CKE^ 時(shí)鐘信號(hào)CLK、芯片選擇信號(hào)CS^寫入啟用信號(hào)WE氣行地址選通信號(hào)RAS+和列地 址選通信號(hào)CAS氣其中"*"表示信號(hào)為有效低。命令解碼器104響應(yīng)于高電平命令信 號(hào)產(chǎn)生命令信號(hào)序列以執(zhí)行由高電平命令信號(hào)的每一者指定的功能(例如，讀取或?qū)懭?。 這些命令信號(hào)以及其實(shí)現(xiàn)其各自功能的方式是常規(guī)的。因此，為了簡(jiǎn)潔起見(jiàn)，將省略對(duì) 這些控制信號(hào)的進(jìn)一步解釋。
命令解碼器104包含常規(guī)模式寄存器108，所述模式寄存器108是常規(guī)上由用戶編 程以選擇各種操作模式或特征的模式寄存器類型。根據(jù)本發(fā)明一個(gè)實(shí)例，模式寄存器108 經(jīng)編程以在將要啟用測(cè)試/校準(zhǔn)模式時(shí)產(chǎn)生旁路信號(hào)。
SDRAM 100包含地址寄存器112，其在地址總線114上接收行地址或列地址。地址 總線114通常耦合到存儲(chǔ)器控制器(圖6未圖示)。通常，行地址初始由地址寄存器112 接收并施加到行地址多路復(fù)用器118。視形成行地址的一部分的存儲(chǔ)器組地址位的狀態(tài)而 定，行地址多路復(fù)用器118將行地址耦合到與兩個(gè)存儲(chǔ)器陣列120、 122的任一者相關(guān)聯(lián) 的許多組件。與存儲(chǔ)器陣列120、 122的每一者相關(guān)聯(lián)的是存儲(chǔ)行地址的各自行地址鎖存 器126,以及解碼行地址并將相應(yīng)信號(hào)施加到陣列120或122中的一者的行解碼器128。
行地址多路復(fù)用器118還出于刷新陣列120、 122中的存儲(chǔ)器單元的目的而將行地址 耦合到行地址鎖存器126。刷新計(jì)數(shù)器130出于刷新目的產(chǎn)生行地址，所述刷新計(jì)數(shù)器 130由刷新控制器132控制。刷新控制器132又由命令解碼器104控制。
在行地址已施加到地址寄存器112并存儲(chǔ)在行地址鎖存器126中的一者中之后，將 列地址施加到地址寄存器112。地址寄存器112將列地址耦合到列地址鎖存器140。視 SDRAM 100的操作模式而定，列地址通過(guò)突發(fā)計(jì)數(shù)器142耦合到列地址緩沖器144，或 者耦合到突發(fā)計(jì)數(shù)器142,突發(fā)計(jì)數(shù)器142將列地址序列施加到列地址緩沖器144，所述 列地址序列在由地址寄存器112輸出的列地址處開(kāi)始。在任一情況下，列地址緩沖器144 將列地址施加到列解碼器148,列解碼器148將各種列信號(hào)施加到針對(duì)各個(gè)陣列120、 122 中的一者的相應(yīng)的讀出放大器和相關(guān)聯(lián)的列電路150、 152。
待從陣列120、 122中的一者讀取的數(shù)據(jù)分別耦合到用于陣列120、 122中的一者的 列電路150、 152。接著，讀取數(shù)據(jù)通過(guò)讀取數(shù)據(jù)路徑14 (圖3)耦合到數(shù)據(jù)總線端子16。 待寫入到陣列120、 122中的一者的數(shù)據(jù)通過(guò)寫入數(shù)據(jù)路徑12從數(shù)據(jù)總線端子16耦合到 列電路150、 152，在列電路150、 152處，寫入數(shù)據(jù)可分別轉(zhuǎn)移到陣列120、 122中的一 者。根據(jù)本發(fā)明所揭示的實(shí)例或本發(fā)明的其它實(shí)施例，寫入數(shù)據(jù)可通過(guò)寫入數(shù)據(jù)路徑12 直接耦合到讀取數(shù)據(jù)路徑14，而不存儲(chǔ)在陣列120、 122中的一者中?？墒褂闷帘渭拇?器164來(lái)例如通過(guò)選擇性地屏蔽將從陣列120、 122讀取的數(shù)據(jù)而選擇性地改變進(jìn)入和離 開(kāi)列電路150、 152的數(shù)據(jù)流。
圖7展示計(jì)算機(jī)系統(tǒng)200的實(shí)施例，所述計(jì)算機(jī)系統(tǒng)200可使用SDRAM 100或含 有根據(jù)本發(fā)明的存儲(chǔ)器陣列旁路系統(tǒng)和方法的一個(gè)或一個(gè)以上實(shí)例的某一其它存儲(chǔ)器裝 置。計(jì)算機(jī)系統(tǒng)200包含處理器202，其用于執(zhí)行各種計(jì)算功能，例如執(zhí)行特定軟件以 執(zhí)行特定計(jì)算或任務(wù)。處理器202包含處理器總線204，其通常包含地址總線206、控制 總線208和數(shù)據(jù)總線210。另外，計(jì)算機(jī)系統(tǒng)200包含一個(gè)或一個(gè)以上輸入裝置214,例 如鍵盤或鼠標(biāo)，其耦合到處理器202以允許操作員與計(jì)算機(jī)系統(tǒng)200介接。通常，計(jì)算 機(jī)系統(tǒng)200還包含耦合到處理器202的一個(gè)或一個(gè)以上輸出裝置216，此類輸出裝置通 常為打印機(jī)或視頻終端。 一個(gè)或一個(gè)以上數(shù)據(jù)存儲(chǔ)裝置218通常也耦合到處理器202以 存儲(chǔ)數(shù)據(jù)或從外部存儲(chǔ)媒體(未圖示)檢索數(shù)據(jù)。典型存儲(chǔ)裝置218的實(shí)例包含硬盤和 軟盤、盒式磁帶和緊湊型光盤只讀存儲(chǔ)器(CD-ROM)。處理器202通常還耦合到高速緩 沖存儲(chǔ)器226 (其通常為靜態(tài)隨機(jī)存取存儲(chǔ)器("SRAM"))并通過(guò)存儲(chǔ)器控制器230耦 合到SDRAM 100。存儲(chǔ)器控制器230包含耦合到地址總線114 (圖6)的地址總線，以 將行地址和列地址耦合到SDRAM 100，如先前所解釋。存儲(chǔ)器控制器230還包含控制總 線，其將命令信號(hào)耦合到SDRAM 100的控制總線106。 SDRAM 100的外部數(shù)據(jù)總線258 直接或通過(guò)存儲(chǔ)器控制器230而耦合到處理器202的數(shù)據(jù)總線210。
盡管已參照所揭示的實(shí)施例描述了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員將了解，可在不 脫離本發(fā)明的精神和范圍的情況下作出形式和細(xì)節(jié)上的變化。因此，本發(fā)明僅由所附權(quán) 利要求書限定。
權(quán)利要求
1.一種將數(shù)據(jù)耦合到存儲(chǔ)器裝置并從存儲(chǔ)器裝置耦合數(shù)據(jù)的方法，所述存儲(chǔ)器裝置具有寫入數(shù)據(jù)路徑、讀取數(shù)據(jù)路徑以及耦合到所述讀取數(shù)據(jù)路徑和所述寫入數(shù)據(jù)路徑的存儲(chǔ)器陣列，所述方法包括將數(shù)據(jù)施加到所述寫入數(shù)據(jù)路徑；允許所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所述存儲(chǔ)器陣列耦合；將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑，而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中；以及允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑而耦合離開(kāi)所述存儲(chǔ)器陣列。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述 讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到直接耦合至所述存儲(chǔ)器陣列的輸入/輸出 線；以及將所述數(shù)據(jù)從所述輸入/輸出線耦合到所述讀取數(shù)據(jù)路徑。
3. 根據(jù)權(quán)利要求2所述的方法，其進(jìn)一步包括禁止將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中。
4. 根據(jù)權(quán)利要求1所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述 讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括-將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到直接耦合至所述存儲(chǔ)器陣列的輸入/輸出 線；以及將所述數(shù)據(jù)從所述輸入/輸出線耦合到所述讀取數(shù)據(jù)路徑。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述 讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括在將所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所述存儲(chǔ)器陣列耦合時(shí)，選擇性地將所 述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑；以及選擇性地使所述寫入數(shù)據(jù)路徑與所述讀取數(shù)據(jù)路徑隔離，以防止來(lái)自所述寫入數(shù) 據(jù)路徑的數(shù)據(jù)耦合到所述讀取數(shù)據(jù)路徑。
6. 根據(jù)權(quán)利要求1所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所 述存儲(chǔ)器陣列耦合的動(dòng)作包括 將寫入存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述寫入存儲(chǔ)器命令而允許通過(guò)所述寫入數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
7. 根據(jù)權(quán)利要求6所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑而耦合 離開(kāi)所述存儲(chǔ)器陣列的動(dòng)作包括將讀取存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述讀取存儲(chǔ)器命令而允許通過(guò)所述讀取數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
8. 根據(jù)權(quán)利要求6所述的方法，其進(jìn)一步包括禁止所述存儲(chǔ)器陣列響應(yīng)所述寫入存儲(chǔ) 器命令。
9. 根據(jù)權(quán)利要求1所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑而耦合 離開(kāi)所述存儲(chǔ)器陣列的動(dòng)作包括將讀取存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述讀取存儲(chǔ)器命令而允許通過(guò)所述讀取數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
10. 根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包括禁止所述存儲(chǔ)器陣列響應(yīng)所述讀取存儲(chǔ) 器命令。
11. 一種測(cè)試存儲(chǔ)器裝置中的寫入數(shù)據(jù)路徑和讀取數(shù)據(jù)路徑的方法，所述存儲(chǔ)器裝置具 有通過(guò)所述讀取數(shù)據(jù)路徑和所述寫入數(shù)據(jù)路徑耦合到存儲(chǔ)器陣列的數(shù)據(jù)總線端子，所述方法包括將預(yù)定數(shù)據(jù)施加到所述數(shù)據(jù)總線端子；允許所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑從所述數(shù)據(jù)總線端子朝向所述存儲(chǔ)器陣列 親合；將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑，而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中；允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑耦合到所述數(shù)據(jù)總線端子； 在所述數(shù)據(jù)總線端子處接收所述數(shù)據(jù)；以及將所述接收的數(shù)據(jù)與所述預(yù)定數(shù)據(jù)進(jìn)行比較以確定所述讀取數(shù)據(jù)路徑和所述寫 入數(shù)據(jù)路徑是否適當(dāng)工作。
12. 根據(jù)權(quán)利要求11所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述 讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到直接耦合至所述存儲(chǔ)器陣列的輸入/輸出 線；以及 將所述數(shù)據(jù)從所述輸入/輸出線耦合到所述讀取數(shù)據(jù)路徑。
13. 根據(jù)權(quán)利要求12所述的方法，其進(jìn)一步包括禁止將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣 列中。
14. 根據(jù)權(quán)利要求11所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述 讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到直接耦合至所述存儲(chǔ)器陣列的輸入/輸出 線；以及將所述數(shù)據(jù)從所述輸入/輸出線耦合到所述讀取數(shù)據(jù)路徑。
15. 根據(jù)權(quán)利要求11所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述 讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括在將所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所述存儲(chǔ)器陣列耦合時(shí)，選擇性地將所 述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑；以及選擇性地使所述寫入數(shù)據(jù)路徑與所述讀取數(shù)據(jù)路徑隔離，以防止來(lái)自所述寫入數(shù) 據(jù)路徑的數(shù)據(jù)耦合到所述讀取數(shù)據(jù)路徑。
16. 根據(jù)權(quán)利要求11所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所述存儲(chǔ)器陣列耦合的動(dòng)作包括將寫入存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述寫入存儲(chǔ)器命令而允許通過(guò)所述寫入數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
17. 根據(jù)權(quán)利要求16所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑耦合到所述數(shù)據(jù)總線端子的動(dòng)作包括將讀取存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述讀取存儲(chǔ)器命令而允許通過(guò)所述讀取數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
18. 根據(jù)權(quán)利要求16所述的方法，其進(jìn)一步包括禁止所述存儲(chǔ)器陣列響應(yīng)所述寫入存 儲(chǔ)器命令。
19. 根據(jù)權(quán)利要求11所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑耦合離開(kāi)而到達(dá)所述數(shù)據(jù)總線端子的動(dòng)作包括將讀取存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述讀取存儲(chǔ)器命令而允許通過(guò)所述讀取數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
20. 根據(jù)權(quán)利要求19所述的方法，其進(jìn)一步包括禁止所述存儲(chǔ)器陣列響應(yīng)所述讀取存 儲(chǔ)器命令。
21. —種校準(zhǔn)施加到存儲(chǔ)器裝置的定時(shí)信號(hào)以確定應(yīng)使用的定時(shí)以允許所述定時(shí)信號(hào) 俘獲通過(guò)寫入數(shù)據(jù)路徑耦合到存儲(chǔ)器陣列的寫入數(shù)據(jù)信號(hào)的方法，所述存儲(chǔ)器裝置 進(jìn)一步包含耦合到所述存儲(chǔ)器陣列的讀取數(shù)據(jù)路徑，所述方法包括相對(duì)于施加到所述存儲(chǔ)器裝置的至少一個(gè)其它信號(hào)，在一時(shí)間范圍內(nèi)將所述定時(shí) 信號(hào)施加到所述存儲(chǔ)器裝置；當(dāng)將所述范圍內(nèi)的所述定時(shí)信號(hào)的每一者施加到所述存儲(chǔ)器裝置時(shí)，將預(yù)定數(shù)據(jù) 施加到數(shù)據(jù)總線端子；使用在所述時(shí)間范圍內(nèi)施加到所述存儲(chǔ)器裝置的所述定時(shí)信號(hào)來(lái)鎖存施加到所 述數(shù)據(jù)總線端子的各個(gè)數(shù)據(jù)；允許所述鎖存的數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所述存儲(chǔ)器陣列耦合；將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑，而不首先允許將所述 數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中；允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑耦合到所述數(shù)據(jù)總線端子；檢查所述耦合到所述數(shù)據(jù)總線端子的數(shù)據(jù)以確定所述數(shù)據(jù)是否與針對(duì)所述時(shí)間 范圍內(nèi)所述定時(shí)信號(hào)的每一者的所述預(yù)定數(shù)據(jù)匹配；以及基于對(duì)所述耦合到所述數(shù)據(jù)總線端子的數(shù)據(jù)的所述檢査，來(lái)選擇所述定時(shí)信號(hào)時(shí) 間范圍內(nèi)的時(shí)間中的一者。
22. 根據(jù)權(quán)利要求21所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所 述讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到直接耦合至所述存儲(chǔ)器陣列的輸入/輸出 線；以及將所述數(shù)據(jù)從所述輸入/輸出線耦合到所述讀取數(shù)據(jù)路徑。
23. 根據(jù)權(quán)利要求22所述的方法，其進(jìn)一步包括禁止將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣 列中。
24. 根據(jù)權(quán)利要求21所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所 述讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到直接耦合至所述存儲(chǔ)器陣列的輸入/輸出 線；以及將所述數(shù)據(jù)從所述輸入/輸出線耦合到所述讀取數(shù)據(jù)路徑。
25. 根據(jù)權(quán)利要求21所述的方法，其中所述將所述數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所 述讀取數(shù)據(jù)路徑而不首先允許將所述數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器陣列中的動(dòng)作包括 在將所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所述存儲(chǔ)器陣列耦合時(shí)，選擇性地將所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑；以及選擇性地使所述寫入數(shù)據(jù)路徑與所述讀取數(shù)據(jù)路徑隔離，以防止來(lái)自所述寫入數(shù)據(jù)路徑的數(shù)據(jù)耦合到所述讀取數(shù)據(jù)路徑。
26. 根據(jù)權(quán)利要求21所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述寫入數(shù)據(jù)路徑朝向所述存儲(chǔ)器陣列耦合的動(dòng)作包括將寫入存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述寫入存儲(chǔ)器命令而允許通過(guò)所述寫入數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
27. 根據(jù)權(quán)利要求26所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑耦合 到所述數(shù)據(jù)總線端子的動(dòng)作包括將讀取存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述讀取存儲(chǔ)器命令而允許通過(guò)所述讀取數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
28. 根據(jù)權(quán)利要求26所述的方法，其進(jìn)一步包括禁止所述存儲(chǔ)器陣列響應(yīng)所述寫入存 儲(chǔ)器命令。
29. 根據(jù)權(quán)利要求21所述的方法，其中所述允許所述數(shù)據(jù)通過(guò)所述讀取數(shù)據(jù)路徑耦合 離開(kāi)而到達(dá)所述數(shù)據(jù)總線端子的動(dòng)作包括將讀取存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；以及響應(yīng)于所述讀取存儲(chǔ)器命令而允許通過(guò)所述讀取數(shù)據(jù)路徑耦合所述數(shù)據(jù)。
30. 根據(jù)權(quán)利要求29所述的方法，其進(jìn)一步包括禁止所述存儲(chǔ)器陣列響應(yīng)所述讀取存 儲(chǔ)器命令。
31. 根據(jù)權(quán)利要求21所述的方法，其中所述定時(shí)信號(hào)包括寫入數(shù)據(jù)選通信號(hào)。
32. —種存儲(chǔ)器裝置，其包括行地址電路，其可操作以接收并解碼施加到所述存儲(chǔ)器裝置的外部地址端子的行 地址信號(hào)；列地址電路，其可操作以接收并解碼施加到所述外部地址端子的列地址信號(hào)； 存儲(chǔ)器單元陣列，其可操作以存儲(chǔ)寫入到在由所述經(jīng)解碼行地址信號(hào)和所述經(jīng)解碼列地址信號(hào)確定的位置處的所述陣列和從由所述經(jīng)解碼行地址信號(hào)和所述經(jīng)解 碼列地址信號(hào)確定的位置處的所述陣列讀取的數(shù)據(jù)；命令解碼器，其可操作以解碼施加到所述存儲(chǔ)器裝置的各個(gè)外部命令端子的多個(gè) 命令信號(hào)，所述命令解碼器可操作以產(chǎn)生對(duì)應(yīng)于所述經(jīng)解碼命令信號(hào)的控制信號(hào)； 讀取數(shù)據(jù)路徑電路，其可操作以將來(lái)自所述存儲(chǔ)器單元陣列的讀取數(shù)據(jù)耦合到所述存儲(chǔ)器裝置的外部數(shù)據(jù)端子；寫入數(shù)據(jù)路徑電路，其可操作以將來(lái)自所述存儲(chǔ)器裝置的所述外部數(shù)據(jù)端子的寫入數(shù)據(jù)耦合到所述存儲(chǔ)器單元陣列；以及旁路路徑，其將所述寫入數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑而不首先允許將所述寫入數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器單元陣列中。
33. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述旁路路徑包括輸入/輸出線，所述輸 入/輸出線耦合到所述存儲(chǔ)器單元陣列、所述讀取數(shù)據(jù)路徑和所述寫入數(shù)據(jù)路徑。
34. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述旁路路徑包括旁路驅(qū)動(dòng)器，所述旁 路驅(qū)動(dòng)器具有耦合到所述寫入數(shù)據(jù)路徑的信號(hào)節(jié)點(diǎn)的輸入和耦合到所述讀取數(shù)據(jù) 路徑的信號(hào)節(jié)點(diǎn)的輸出。
35. 根據(jù)權(quán)利要求34所述的存儲(chǔ)器裝置，其中所述旁路驅(qū)動(dòng)器被選擇性地啟用。
36. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其進(jìn)一步包括禁止電路，所述禁止電路可操 作以禁止將所述寫入數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器單元陣列中。
37. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述寫入數(shù)據(jù)路徑包括寫入鎖存器，所 述寫入鎖存器具有耦合到所述外部數(shù)據(jù)端子的數(shù)據(jù)輸入和經(jīng)耦合以接收寫入數(shù)據(jù)選通信號(hào)的時(shí)鐘輸入，所述寫入鎖存器可操作以響應(yīng)于所述寫入數(shù)據(jù)選通信號(hào)中的 各別寫入數(shù)據(jù)選通信號(hào)而鎖存施加到所述外部數(shù)據(jù)端子的所述寫入數(shù)據(jù)的位。
38. 根據(jù)權(quán)利要求37所述的存儲(chǔ)器裝置，其中所述寫入數(shù)據(jù)路徑進(jìn)一步包括串行-并行 轉(zhuǎn)換器，所述串行-并行轉(zhuǎn)換器具有耦合到所述寫入鎖存器的輸入端子，所述串行-并行轉(zhuǎn)換器可操作以循序存儲(chǔ)從所述寫入鎖存器接收的多個(gè)所述寫入數(shù)據(jù)位，并以 并行形式將多個(gè)所述存儲(chǔ)的寫入數(shù)據(jù)位輸出到所述存儲(chǔ)器單元陣列。
39. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述讀取數(shù)據(jù)路徑包括并行-串行轉(zhuǎn)換器， 所述并行-串行轉(zhuǎn)換器具有耦合到所述存儲(chǔ)器單元陣列的輸入總線以便以并行形式 從所述陣列接收多個(gè)讀取數(shù)據(jù)位，所述并行-串行轉(zhuǎn)換器可操作以將所述讀取數(shù)據(jù)位 以串行形式循序輸出到所述外部數(shù)據(jù)端子。
40. 根據(jù)權(quán)利要求39所述的存儲(chǔ)器裝置，其中所述讀取數(shù)據(jù)路徑進(jìn)一步包括讀取數(shù)據(jù) 鎖存器，所述讀取數(shù)據(jù)鎖存器從所述并行-串行轉(zhuǎn)換器循序接收所述讀取數(shù)據(jù)位，所 述讀取數(shù)據(jù)鎖存器存儲(chǔ)所述讀取數(shù)據(jù)位的每一者，并響應(yīng)于各個(gè)讀取數(shù)據(jù)選通信號(hào) 將所述存儲(chǔ)的讀取數(shù)據(jù)位的每一者耦合到所述外部數(shù)據(jù)端子。
41. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述寫入數(shù)據(jù)是響應(yīng)于從所述響應(yīng)于解 碼寫入命令的命令解碼器輸出的控制信號(hào)而被通過(guò)所述寫入數(shù)據(jù)路徑耦合。
42. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述讀取數(shù)據(jù)是響應(yīng)于從所述響應(yīng)于解 碼讀取命令的命令解碼器輸出的控制信號(hào)而被通過(guò)所述讀取數(shù)據(jù)路徑耦合。
43. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器單元陣列包括動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器單元陣列。
44. 根據(jù)權(quán)利要求32所述的存儲(chǔ)器裝置，其中所述命令解碼器進(jìn)一步包括模式寄存器， 所述模式寄存器可由用戶編程以輸出啟用信號(hào)，所述啟用信號(hào)選擇性地啟用所述旁 路路徑以將所述寫入數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑。
45. —種基于處理器的系統(tǒng)，其包括 處理器，其具有處理器總線；輸入裝置，其通過(guò)所述處理器總線耦合到所述處理器，并適于允許將數(shù)據(jù)輸入到 計(jì)算機(jī)系統(tǒng)中；輸出裝置，其通過(guò)所述處理器總線耦合到所述處理器，并適于允許從所述計(jì)算機(jī) 系統(tǒng)輸出數(shù)據(jù)；以及存儲(chǔ)器裝置，其耦合到所述處理器總線，并適于允許存儲(chǔ)數(shù)據(jù)，所述存儲(chǔ)器裝置 包括行地址電路，其可操作以接收并解碼施加到所述存儲(chǔ)器裝置的外部地址端子的 行地址信號(hào)；列地址電路，其可操作以接收并解碼施加到所述外部地址端子的列地址信號(hào)； 存儲(chǔ)器單元陣列，其可操作以存儲(chǔ)寫入到在由所述經(jīng)解碼行地址信號(hào)和所述經(jīng)解碼列地址信號(hào)確定的位置處的所述陣列和從由所述經(jīng)解碼行地址信號(hào)和所述 經(jīng)解碼列地址信號(hào)確定的位置處的所述陣列讀取的數(shù)據(jù)；命令解碼器，其可操作以解碼施加到所述存儲(chǔ)器裝置的各個(gè)外部命令端子的多個(gè)命令信號(hào)，所述命令解碼器可操作以產(chǎn)生對(duì)應(yīng)于所述經(jīng)解碼命令信號(hào)的控制信 號(hào)；讀取數(shù)據(jù)路徑電路，其可操作以將來(lái)自所述存儲(chǔ)器單元陣列的讀取數(shù)據(jù)耦合到 所述存儲(chǔ)器裝置的外部數(shù)據(jù)端子；寫入數(shù)據(jù)路徑電路，其可操作以將來(lái)自所述存儲(chǔ)器裝置的外部數(shù)據(jù)端子的寫入 數(shù)據(jù)耦合到所述存儲(chǔ)器單元陣列；以及旁路路徑，其將所述寫入數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑而 不首先允許將所述寫入數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器單元陣列中。
46. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述旁路路徑包括輸入/輸出線， 所述輸入/輸出線耦合到所述存儲(chǔ)器單元陣列、所述讀取數(shù)據(jù)路徑和所述寫入數(shù)據(jù)路 徑。
47. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述旁路路徑包括旁路驅(qū)動(dòng)器， 所述旁路驅(qū)動(dòng)器具有耦合到所述寫入數(shù)據(jù)路徑的信號(hào)節(jié)點(diǎn)的輸入和耦合到所述讀 取數(shù)據(jù)路徑的信號(hào)節(jié)點(diǎn)的輸出。
48. 根據(jù)權(quán)利要求47所述的基于處理器的系統(tǒng)，其中所述旁路驅(qū)動(dòng)器被選擇性地啟用。
49. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其進(jìn)一步包括禁止電路，所述禁止電 路可操作以禁止將所述寫入數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)器單元陣列中。
50. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述寫入數(shù)據(jù)路徑包括寫入鎖存 器，所述寫入鎖存器具有耦合到所述外部數(shù)據(jù)端子的數(shù)據(jù)輸入和經(jīng)耦合以接收寫入 數(shù)據(jù)選通信號(hào)的時(shí)鐘輸入，所述寫入鎖存器可操作以響應(yīng)于所述寫入數(shù)據(jù)選通信號(hào) 中的各別寫入數(shù)據(jù)選通信號(hào)而鎖存施加到所述外部數(shù)據(jù)端子的所述寫入數(shù)據(jù)的位。
51. 根據(jù)權(quán)利要求50所述的基于處理器的系統(tǒng)，其中所述寫入數(shù)據(jù)路徑進(jìn)一步包括串 行-并行轉(zhuǎn)換器，所述串行-并行轉(zhuǎn)換器具有耦合到所述寫入鎖存器的輸入端子，所 述串行-并行轉(zhuǎn)換器可操作以循序存儲(chǔ)從所述寫入鎖存器接收的多個(gè)所述寫入數(shù)據(jù) 位，并以并行形式將多個(gè)所述存儲(chǔ)的寫入數(shù)據(jù)位輸出到所述存儲(chǔ)器單元陣列。
52. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述讀取數(shù)據(jù)路徑包括并行-串行 轉(zhuǎn)換器，所述并行-串行轉(zhuǎn)換器具有耦合到所述存儲(chǔ)器單元陣列的輸入總線以便以并 行形式從所述陣列接收多個(gè)讀取數(shù)據(jù)位，所述并行-串行轉(zhuǎn)換器可操作將所述讀取數(shù) 據(jù)位以串行形式循序輸出到所述外部數(shù)據(jù)端子。
53. 根據(jù)權(quán)利要求52所述的基于處理器的系統(tǒng)，其中所述讀取數(shù)據(jù)路徑進(jìn)一步包括讀 取數(shù)據(jù)鎖存器，所述讀取數(shù)據(jù)鎖存器循序從所述并行-串行轉(zhuǎn)換器接收所述讀取數(shù)據(jù) 位，所述讀取數(shù)據(jù)鎖存器存儲(chǔ)所述讀取數(shù)據(jù)位的每一者，并響應(yīng)于各個(gè)讀取數(shù)據(jù)選 通信號(hào)將所述存儲(chǔ)的讀取數(shù)據(jù)位的每一者耦合到所述外部數(shù)據(jù)端子。
54. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述寫入數(shù)據(jù)是響應(yīng)于從所述響 應(yīng)于解碼寫入命令的命令解碼器輸出的控制信號(hào)而被通過(guò)所述寫入數(shù)據(jù)路徑耦合。
55. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述讀取數(shù)據(jù)是響應(yīng)于從所述響 應(yīng)于解碼讀取命令的命令解碼器輸出的控制信號(hào)而被通過(guò)所述讀取數(shù)據(jù)路徑耦合。
56. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述存儲(chǔ)器單元陣列包括動(dòng)態(tài)隨 機(jī)存取存儲(chǔ)器單元陣列。
57. 根據(jù)權(quán)利要求45所述的基于處理器的系統(tǒng)，其中所述命令解碼器進(jìn)一步包括模式 寄存器，所述模式寄存器可由用戶編程以輸出啟用信號(hào)，所述啟用信號(hào)選擇性地啟 用所述旁路路徑以將所述寫入數(shù)據(jù)從所述寫入數(shù)據(jù)路徑耦合到所述讀取數(shù)據(jù)路徑。
全文摘要
一種同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(“SDRAM”)裝置包含將來(lái)自數(shù)據(jù)總線的數(shù)據(jù)耦合到DRAM陣列的管線寫入數(shù)據(jù)路徑，和將來(lái)自所述陣列的讀取數(shù)據(jù)耦合到所述數(shù)據(jù)總線的管線讀取數(shù)據(jù)路徑。所述SDRAM裝置還包含旁路路徑，其允許所述寫入數(shù)據(jù)路徑中的寫入數(shù)據(jù)直接耦合到所述讀取數(shù)據(jù)路徑，而不首先存儲(chǔ)在所述DRAM陣列中。優(yōu)選地通過(guò)向所述DRAM裝置發(fā)布寫入命令而經(jīng)由所述寫入數(shù)據(jù)路徑耦合所述寫入數(shù)據(jù)，且優(yōu)選地通過(guò)向所述DRAM裝置發(fā)布讀取命令而經(jīng)由所述讀取數(shù)據(jù)路徑耦合所述讀取數(shù)據(jù)。禁止所述存儲(chǔ)器陣列響應(yīng)這些命令，使得所述寫入數(shù)據(jù)不存儲(chǔ)在所述陣列中，且來(lái)自所述陣列的讀取數(shù)據(jù)不耦合到所述讀取數(shù)據(jù)路徑。
文檔編號(hào)G01R31/26GK101171524SQ200680015528
公開(kāi)日2008年4月30日 申請(qǐng)日期2006年5月4日 優(yōu)先權(quán)日2005年5月6日
發(fā)明者特洛伊·A·曼寧, 詹姆斯·B·約翰遜 申請(qǐng)人:美光科技公司