專利名稱：用以測(cè)試集成電路的上電復(fù)位跳變點(diǎn)的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)。更特定來說，本發(fā)明涉及用于測(cè)試芯片級(jí)上電復(fù)位電路 的電路和方法。
背景技術(shù)：
在集成電路中，使用上電復(fù)位電路以在功率升高時(shí)產(chǎn)生負(fù)脈沖或正脈沖來復(fù)位整個(gè) 芯片，使得芯片級(jí)電路處于已知的復(fù)位狀態(tài)。整個(gè)芯片在仍處于復(fù)位模式時(shí)所處的最高 Vcc被稱作上電復(fù)位跳變點(diǎn)。
因?yàn)樾酒?jí)電路將無法在過低的Vcc值下正常工作，所以不可將上電復(fù)位跳變點(diǎn)設(shè) 置為過低的值。換句話說，無法將整個(gè)芯片適當(dāng)?shù)貜?fù)位為已知的復(fù)位狀態(tài)。此外，因?yàn)?芯片級(jí)電路在過高的Vcc值下將仍處于復(fù)位模式，所以不可將上電復(fù)位跳變點(diǎn)設(shè)置為過 高的值。
為確定上電復(fù)位跳變點(diǎn)，在芯片開發(fā)的調(diào)試和驗(yàn)收階段期間特征化芯片仍在工作時(shí) 所處的最小Vcc值。歸因于工藝變化(包括(但不限于)批次與批次之間的變化、晶片 與晶片之間的變化、晶片上的變化、或個(gè)別缺陷，或上電復(fù)位電路對(duì)溫度、布局或工藝 參數(shù)的敏感性)，實(shí)際的上電復(fù)位跳變點(diǎn)可在電路小片與電路小片之間變化且可不同于 經(jīng)特征化的值。
在運(yùn)輸之前未對(duì)上電復(fù)位跳變點(diǎn)進(jìn)行測(cè)試或未100%地進(jìn)行測(cè)試。在現(xiàn)有技術(shù)中， 未嵌入特殊的上電復(fù)位跳變點(diǎn)測(cè)試電路。上電復(fù)位跳變點(diǎn)移位(尤其移位到較低跳變點(diǎn)) 正導(dǎo)致現(xiàn)場(chǎng)應(yīng)用故障。

發(fā)明內(nèi)容
用于測(cè)試集成電路中的上電復(fù)位電路的電路包括耦合到集成電路的第一 1/0焊盤的 高壓檢測(cè)器。集成電路中的復(fù)制上電復(fù)位電路具有耦合到由高壓供電的驅(qū)動(dòng)器電路的輸 出。集成電路的第二 1/0焊盤耦合到驅(qū)動(dòng)器電路的輸出?？捎杉呻娐返牡谌齀/O焊盤
上提供的信號(hào)來啟用驅(qū)動(dòng)器電路。一種根據(jù)本發(fā)明的用于測(cè)試集成電路中的上電復(fù)位電路的方法包括提供復(fù)制上電 復(fù)位電路；選擇性地將與所述復(fù)制上電復(fù)位電路的輸出相關(guān)的信號(hào)耦合到集成電路上的 1/0焊盤和感測(cè)集成電路上的1/0焊盤處的信號(hào)。


圖1為根據(jù)本發(fā)明的原理的說明性上電復(fù)位測(cè)試電路的示意圖。
圖2為說明選定電路節(jié)點(diǎn)處的波形以有助于解釋本發(fā)明的操作的時(shí)序圖。
具體實(shí)施例方式
所屬領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，以下對(duì)本發(fā)明的描述僅為說明性的且不以任何方式 進(jìn)行限制。所屬領(lǐng)域的技術(shù)人員將容易明白本發(fā)明的其它實(shí)施例。
現(xiàn)參看圖l，示意圖展示根據(jù)本發(fā)明的原理的說明性上電復(fù)位測(cè)試電路10。上電復(fù) 位測(cè)試電路10包括第一I/O焊盤12。在第一I/0焊盤12與地面之間連接由二極管連接 的n溝道MOS晶體管14、 16、 18、 20、 22和24的串聯(lián)串。N溝道MOS晶體管24為 弱裝置，艮卩，以所采用的處理技術(shù)的最小裝置尺寸形成。
N溝道MOS晶體管14、 16、 18、 20、 22與24共同充當(dāng)高壓檢測(cè)器。如果將高壓 (例如，12V)施加到高壓檢測(cè)器，如果(例如)12伏的電壓置于第一1/0焊盤12上， 則n溝道MOS晶體管22的漏極處的電壓將為約4 V，且n溝道MOS晶體管24的漏極 處的電壓將為約2V。如果將Vdd或0 V施加到第一 1/0焊盤12，則n溝道MOS晶體 管22的漏極處的電壓將為約1 V，且n溝道MOS晶體管24的漏極處的電壓將為約3 V。
第一反相器26包括n溝道MOS晶體管28和p溝道MOS晶體管30。第一反相器 26由VoD供電，且具有耦合到n溝道MOS晶體管24的漏極的輸入。含有反相器26中 的p溝道MOS晶體管30的n阱在Vdd下偏置。
第二反相器32包括n溝道MOS晶體管34和p溝道MOS晶體管36。第二反相器 32由n溝道MOS晶體管22的漏極處的電壓供電，且具有耦合到第一反相器26的輸出 的輸入。含有反相器32中的p溝道MOS晶體管36的n阱在n溝道MOS晶體管22的 漏極處的電壓下偏置。
第三反相器38包括n溝道MOS晶體管40和p溝道MOS晶體管42。第三反相器 38由n溝道MOS晶體管22的漏極處的電壓供電，且具有耦合到第二 I/O焊盤44的輸 入。含有反相器38中的p溝道MOS晶體管42的n阱在n溝道MOS晶體管22的漏極 處的電壓下偏置。
復(fù)制上電復(fù)位電路46 (POR')具有耦合到n溝道MOS晶體管48的輸出。將N溝
5道MOS晶體管48用作通過柵極來傳送復(fù)制上電復(fù)位電路46的輸出。雖然根據(jù)本發(fā)明 可使用原始上電復(fù)位電路，然而在集成電路中優(yōu)選使用復(fù)制上電復(fù)位電路而非原始上電 復(fù)位電路以避免影響由集成電路使用的上電復(fù)位電路的性能。由第三反相器38的輸出 來驅(qū)動(dòng)n溝道MOS晶體管48的柵極。
N溝道MOS晶體管50與n溝道MOS晶體管48串聯(lián)連接。N溝道MOS晶體管50 也用作通過柵極以用于從復(fù)制上電復(fù)位電路46離開的信號(hào)。由第二反相器32的輸出來 驅(qū)動(dòng)n溝道MOS晶體管50的柵極。
復(fù)制上電復(fù)位電路46的輸出在通過n溝道MOS晶體管48和n溝道MOS晶體管 50之后連接到n溝道MOS下拉晶體管52的柵極。如當(dāng)前優(yōu)選的，n溝道MOS下拉晶 體管52應(yīng)為足夠大的裝置以針對(duì)需要實(shí)現(xiàn)的測(cè)試時(shí)間而使切換時(shí)間合意地小，如所屬 領(lǐng)域的技術(shù)人員將了解。n溝道MOS下拉晶體管52的源極耦合到地面且其漏極耦合到 I/O焊盤54。
N溝道MOS下拉晶體管56使其漏極耦合到n溝道MOS下拉晶體管52的柵極，其 源極耦合到地面，且其柵極由第一反相器26的輸出來驅(qū)動(dòng)。所屬領(lǐng)域的技術(shù)人員將了 解，如果第一反相器26的輸出為邏輯"1"，則將關(guān)斷n溝道MOS下拉晶體管52，因?yàn)?將接通n溝道MOS下拉晶體管56，從而將n溝道MOS下拉晶體管52的柵極拉到地面。 相反，所屬領(lǐng)域的技術(shù)人員將了解，如果第一反相器26的輸出為邏輯"0"，則將關(guān)斷n 溝道MOS下拉晶體管56，且因此將通過通過柵極晶體管48和50由復(fù)制上電復(fù)位電路 46的輸出處的信號(hào)來控制n溝道MOS下拉晶體管52的柵極。
圖1也展示安置在集成電路上的操作上電復(fù)位電路58。如此項(xiàng)技術(shù)中已知的，上電 復(fù)位電路58耦合到集成電路上的電路以便在給集成電路加電后便將所述電路復(fù)位為己 知狀態(tài)。優(yōu)選使用相同的組件來形成上電復(fù)位電路58和復(fù)制上電復(fù)位電路46，且使其 彼此靠近或彼此鄰近地安置在集成電路電路小片上，使得上電復(fù)位電路58和復(fù)制上電 復(fù)位電路46具有盡可能幾乎相同的特征。以此方式，通過合理地確保復(fù)制上電復(fù)位電 路46的輸出將緊密跟蹤實(shí)際用以執(zhí)行集成電路中的復(fù)位功能的上電復(fù)位電路58的輸 出，可使用復(fù)制上電復(fù)位電路46來進(jìn)行測(cè)試。
圖1中所示的說明性電路的操作具有兩個(gè)模式，集成電路處于正常操作模式時(shí)所處 的模式以及當(dāng)集成電路處于上電復(fù)位跳變點(diǎn)測(cè)試模式時(shí)所處的另一模式。首先將揭示集 成電路的正常操作模式。
在集成電路的正常操作模式期間，1/0焊盤12將處于Vdd或0V， 1/0焊盤44將處 于Vdd或0 V，且I/O焊盤54將處于高阻抗?fàn)顟B(tài)。n溝道MOS晶體管22和24的漏極
6將為邏輯"0"。因此，反相器26的輸入將處于邏輯"0"且其輸出將為邏輯"l"。將接 通N溝道MOS下拉晶體管56，且因此將關(guān)斷n溝道MOS下拉晶體管52。部分因?yàn)殛P(guān) 斷了第二反相器32的電源，所以第二反相器32的輸入將為邏輯"1"且其輸出將為邏 輯"0"。也將關(guān)斷第三反相器38的電源且其輸出將處于邏輯"0"。將關(guān)斷N溝道MOS 晶體管50。復(fù)制上電復(fù)位電路46的輸出將不會(huì)被傳遞到n溝道MOS晶體管52的柵極。
以將揭示于本文中的次序來完成根據(jù)本發(fā)明的上電復(fù)位跳變點(diǎn)測(cè)試。本文中揭示示 范性測(cè)試次序。本文中所表示的電壓(例如，2V、 IV、 1.7V、 1.1V)僅出于說明的目的。 所屬領(lǐng)域的技術(shù)人員將了解，可依據(jù)集成電路電壓規(guī)格而使用其它電位。
首先，測(cè)試電路，同時(shí)集成電路應(yīng)仍處于復(fù)位模式。假設(shè)標(biāo)稱VoD為約1.7 V，希 望芯片在VDD=1.1 V時(shí)處于復(fù)位模式。因此，將約1.1 V的VDD電壓用于此測(cè)試。
為執(zhí)行測(cè)試，將I/O焊盤44置于接地電位且使集成電路加電或下電到VDD=1.1 V。 將I/O焊盤54連接到測(cè)試器。將高壓(例如，12V)施加到I/O焊盤12。在I/O焊盤12 處為12 V的情況下，n溝道MOS晶體管22的漏極處于約3 V且n溝道MOS晶體管24 的漏極處于約1 V。在這些情況下，將給第二反相器32和第三反相器38供電，且第一 反相器26的輸入將為邏輯"1"，使得其輸出為邏輯"0"。將關(guān)斷N溝道MOS下拉晶體 管56，從而允許n溝道MOS下拉晶體管52的柵極操作。第二反相器32的輸出將為邏 輯"1"，從而接通n溝道MOS晶體管50。
因?yàn)镮/O焊盤44處于接地，所以第三反相器38的輸入處于邏輯"0"且其輸出處于 邏輯"1"，因此接通n溝道MOS晶體管48。因?yàn)閚溝道MOS晶體管48和50均接通， 所以將復(fù)制上電復(fù)位電路46的輸出呈現(xiàn)到n溝道MOS下拉晶體管52的柵極。
迫使電流從測(cè)試器進(jìn)入I/O焊盤54中。假設(shè)在存在復(fù)位時(shí)復(fù)制上電復(fù)位電路46的 輸出為低，如果I/0焊盤54為"高"且將不吸收電流，則因?yàn)閚溝道MOS下拉晶體管 52未接通，所以集成電路仍處于復(fù)位模式。此意味著上電復(fù)位跳變點(diǎn)高于1.1 V且集成 電路通過上電復(fù)位跳變點(diǎn)測(cè)試的第一檢査點(diǎn)。如果I/0焊盤54為"低"且將吸收電流， 則此意味著n溝道MOS下拉晶體管54接通且集成電路不處于復(fù)位模式。因?yàn)樯想姀?fù)位 跳變點(diǎn)低于1.1V，所以集成電路未通過測(cè)試。
接著，在1.7 V的VoD電壓下對(duì)電路進(jìn)行測(cè)試。在此電壓下，因?yàn)?.7V為VoD的 正常操作值，所以集成電路不應(yīng)仍處于復(fù)位模式。VDD電壓從1.1 V上升到1.7V且測(cè)試 器再次迫使電流進(jìn)入I/O焊盤54中。如果I/O焊盤54為"低"且將吸收電流，則n溝 道MOS下拉晶體管52接通且集成電路已退出復(fù)位模式。此意味著上電復(fù)位跳變點(diǎn)低于 1.7 V且集成電路通過上電復(fù)位跳變點(diǎn)測(cè)試的第二檢查點(diǎn)。如果I/0焊盤54為"高"且將不吸收電流，則n溝道MOS下拉晶體管52仍斷開，從而意味著集成電路仍處于復(fù)位 模式。因?yàn)樯想姀?fù)位跳變點(diǎn)高于1.7 V且其將影響VDj^1.7 V時(shí)的正常操作，所以集成 電路未通過測(cè)試。
如果集成電路通過兩個(gè)檢查點(diǎn)，此意味著上電復(fù)位跳變點(diǎn)高于1.1 V且低于1.7 V。
所屬領(lǐng)域的技術(shù)人員將觀察到，可在其它中間VDD值下執(zhí)行測(cè)試以更精確地識(shí)別上電復(fù)
位電路的跳變點(diǎn)。
現(xiàn)參看圖2，時(shí)序圖說明選定電路節(jié)點(diǎn)處的波形以有助于解釋本發(fā)明的操作。第一 跡線表示集成電路的VoD節(jié)點(diǎn)處存在的波形。第二跡線表示呈集成電路的I/O焊盤12 處存在的波形，其觸發(fā)測(cè)試事件。第三跡線表示集成電路的1/0焊盤44處存在的波形。 第四跡線表示集成電路的電路節(jié)點(diǎn)"A"處存在的波形，所述電路節(jié)點(diǎn)"A"位于反相 器26的輸入處。第五跡線表示集成電路的電路節(jié)點(diǎn)"B"處存在的波形，所述電路節(jié)點(diǎn) "B"位于反相器32的p溝道MOS晶體管36的源極處。第六跡線表示集成電路的電路 節(jié)點(diǎn)"C"處存在的波形，所述電路節(jié)點(diǎn)"C"位于n溝道MOS晶體管48的柵極處。 第七跡線表示集成電路的電路節(jié)點(diǎn)"P"處存在的波形，所述電路節(jié)點(diǎn)"P"位于POR' 電路46的輸出處。第八跡線表示集成電路的電路節(jié)點(diǎn)"D"處存在的波形，所述電路節(jié) 點(diǎn)"D"位于反相器26的輸出處。第九跡線表示集成電路的電路節(jié)點(diǎn)"E"處存在的波 形，所述電路節(jié)點(diǎn)"E"位于反相器32的輸入處。第十跡線表示集成電路的電路節(jié)點(diǎn)"F" 處存在的波形，所述電路節(jié)點(diǎn)"F"位于n溝道MOS晶體管52的柵極處。最后，第十 一跡線表示集成電路的I/O焊盤54處存在的波形。圖2以先前描述的方式提供對(duì)圖1 的電路的操作的說明。
節(jié)點(diǎn)P處的實(shí)線跡線表示在來自POR電路的低輸出指示復(fù)位狀態(tài)時(shí)的情形。節(jié)點(diǎn)P、 節(jié)點(diǎn)F和I/O焊盤54的跡線中所存在的虛線說明來自POR電路的高輸出指示復(fù)位狀態(tài) 時(shí)的實(shí)施例。
本發(fā)明提供若干優(yōu)勢(shì)。'通過采用本發(fā)明，可在運(yùn)輸之前通過簡(jiǎn)單且短暫的"通行/ 不通行"測(cè)試來測(cè)試每一集成電路的上電復(fù)位跳變點(diǎn)。此外，可掃描并防止歸因于上電 復(fù)位跳變點(diǎn)隨時(shí)間的移位(尤其移位到較低跳變點(diǎn))而導(dǎo)致的現(xiàn)場(chǎng)故障。最后，短暫的 測(cè)試時(shí)間對(duì)于制造商來說意味著節(jié)省成本。
雖然已展示并描述了本發(fā)明的實(shí)施例和應(yīng)用，然而所屬領(lǐng)域的技術(shù)人員將明白，在 不偏離本文的發(fā)明性概念的情況下，比上文所提及的修改多得多的修改是可能的。因此， 本發(fā)明將僅受限于所附權(quán)利要求書的精神內(nèi)。
8
權(quán)利要求
1. 一種用于測(cè)試集成電路中的上電復(fù)位電路的電路，其包括安置在所述集成電路上中且具有輸出的復(fù)制上電復(fù)位電路；耦合到所述集成電路的第一I/O焊盤的高壓檢測(cè)器電路；以及安置在所述集成電路上且耦合到所述復(fù)制上電復(fù)位電路的所述輸出的驅(qū)動(dòng)器電路，所述驅(qū)動(dòng)器電路由所述第一I/O焊盤上呈現(xiàn)的高壓供電，所述驅(qū)動(dòng)器電路具有耦合到所述集成電路的第二I/O焊盤的輸出。
2. 根據(jù)權(quán)利要求1所述的電路，其中所述驅(qū)動(dòng)器電路由所述集成電路的第三1/0焊盤 上提供的信號(hào)啟用。
3. 根據(jù)權(quán)利要求1所述的電路，其中所述驅(qū)動(dòng)器電路包括耦合到所述集成電路的所述 第二I/0焊盤的下拉晶體管。
4. 根據(jù)權(quán)利要求1所述的電路，其中所述高壓檢測(cè)器電路包括連接在所述第一I/0焊 盤與地面之間的串聯(lián)連接的二極管串。
5. 根據(jù)權(quán)利要求4所述的電路，其中所述串聯(lián)連接的二極管串包含串聯(lián)連接的由二極 管連接的n溝道MOS晶體管串。
6. —種用于測(cè)試集成電路中的上電復(fù)位電路的電路，其包括耦合到所述集成電路的第一I/0焊盤的高壓檢測(cè)器電路；以及 安置在所述集成電路上中且耦合到所述上電復(fù)位電路的輸出的驅(qū)動(dòng)器電路，所述驅(qū)動(dòng)器電路由所述第一 1/0焊盤上呈現(xiàn)的高壓供電，所述驅(qū)動(dòng)器電路具有耦合到所述集成電路的第二 1/0焊盤的輸出。
7. 根據(jù)權(quán)利要求6所述的電路，其中所述驅(qū)動(dòng)器電路由所述集成電路的第三I/0焊盤 上提供的信號(hào)啟用。
8. 根據(jù)權(quán)利要求6所述的電路，其中所述驅(qū)動(dòng)器電路包括耦合到所述集成電路的所述 第二I/0焊盤的下拉晶體管。
9. 根據(jù)權(quán)利要求6所述的電路，其中所述高壓檢測(cè)器電路包括連接在所述第一I/0焊 盤與地面之間的串聯(lián)連接的二極管串。
10. 根據(jù)權(quán)利要求9所述的電路，其中所述串聯(lián)連接的二極管串包含由串聯(lián)連接的二極 管連接的n溝道MOS晶體管串。
11. 一種用于測(cè)試集成電路中的上電復(fù)位電路的方法，其包括在所述集成電路中提供復(fù)制上電復(fù)位電路；選擇性地將與所述復(fù)制上電復(fù)位電路的輸出相關(guān)的信號(hào)耦合到所述集成電路上 的I/0焊盤；以及感測(cè)所述集成電路上的所述I/O焊盤處的所述信號(hào)。
12. 根據(jù)權(quán)利要求U所述的方法，其中感測(cè)所述集成電路上的所述I/O焊盤處的所述信號(hào)包括感測(cè)所述集成電路上的所述i/o焊盤處的電流流動(dòng)。
13. 根據(jù)權(quán)利要求11所述的方法，其中選擇性地將與所述復(fù)制上電復(fù)位電路的所述輸 出相關(guān)的信號(hào)耦合到所述集成電路上的1/0焊盤包括在所述集成電路的另一I/0焊盤處呈現(xiàn)高壓；以及響應(yīng)于高壓在所述集成電路的所述另一i/o焊盤處的所述呈現(xiàn)而將與所述復(fù)制上電復(fù)位電路的所述輸出相關(guān)的信號(hào)耦合到所述集成電路上的1/0焊盤。
14. 一種用于測(cè)試集成電路中的上電復(fù)位電路的方法，其包括選擇性地將與所述上電復(fù)位電路的輸出相關(guān)的信號(hào)耦合到所述集成電路上的I/O 焊盤；以及感測(cè)所述集成電路上的所述i/o焊盤處的所述信號(hào)。
15. 根據(jù)權(quán)利要求14所述的方法，其中感測(cè)所述集成電路上的所述1/0焊盤處的所述 信號(hào)包括感測(cè)所述集成電路上的所述I/O悍盤處的電流流動(dòng)。
16. 根據(jù)權(quán)利要求14所述的方法，其中選擇性地將與所述上電復(fù)位電路的所述輸出相 關(guān)的信號(hào)耦合到所述集成電路上的I/O焊盤包括在所述集成電路的另一I/0焊盤處呈現(xiàn)高壓；以及響應(yīng)于高壓在所述集成電路的所述另一i/o焊盤處的所述呈現(xiàn)而將與所述上電復(fù)位電路的所述輸出相關(guān)的信號(hào)耦合到所述集成電路上的I/O焊盤。
全文摘要
本發(fā)明提供一種用于測(cè)試集成電路中的上電復(fù)位電路的電路，其包括耦合到所述集成電路的第一I/O焊盤的高壓檢測(cè)器。所述集成電路中的上電復(fù)位電路具有耦合到由高壓供電的驅(qū)動(dòng)器電路的輸出。所述集成電路的第二I/O焊盤耦合到所述驅(qū)動(dòng)器電路的所述輸出。所述驅(qū)動(dòng)器電路可由所述集成電路的第三I/O焊盤上提供的信號(hào)啟用。
文檔編號(hào)G01R31/28GK101512360SQ200780010954
公開日2009年8月19日 申請(qǐng)日期2007年3月29日 優(yōu)先權(quán)日2006年3月31日
發(fā)明者孫晉書, 王立琦, 約翰尼·陳, 菲利普·額 申請(qǐng)人:愛特梅爾公司