專利名稱：用于集成電路測(cè)試的多路模/數(shù)數(shù)據(jù)并行采集裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種數(shù)據(jù)并行采集裝置，尤其涉及一種用在集成
電路測(cè)試中的多路A/D (模/數(shù))數(shù)據(jù)并行采集裝置，屬于集成電路測(cè)
試技術(shù)領(lǐng)域。
背景技術(shù)：
在集成電路制造過(guò)程中，測(cè)試是保證集成電路性能、質(zhì)量的關(guān)鍵 手段之一。近年來(lái)，隨著集成電路設(shè)計(jì)規(guī)模的不斷增大，設(shè)計(jì)方法的不 斷提高，以及高密度工藝技術(shù)的普遍采用，如今生產(chǎn)的集成電路尺寸小 巧，功能強(qiáng)大。隨之也引發(fā)了一個(gè)前所未有的挑戰(zhàn)一生產(chǎn)商該如何高效 廉價(jià)地測(cè)試這些集成電路芯片。
目前，對(duì)于承載多個(gè)集成電路芯片的晶圓進(jìn)行測(cè)試，國(guó)內(nèi)的測(cè)試 機(jī)都是逐一對(duì)晶圓上的管芯施加測(cè)試條件并采集測(cè)試數(shù)據(jù)的。完成一 只管芯的測(cè)試時(shí)間約為800mS左右(包含晶圓機(jī)的移動(dòng)時(shí)間)。以一個(gè) 6英寸晶圓為例，其上一般有5 6萬(wàn)只管芯，按上述時(shí)間完成一個(gè)晶 圓的測(cè)試要耗時(shí)11 13個(gè)小時(shí)，因此測(cè)試成為集成電路芯片量產(chǎn)的嚴(yán) 重生產(chǎn)瓶頸。而多路并行測(cè)試可以提高單位時(shí)間的測(cè)試吞吐量，有效 解決集成電路測(cè)試的產(chǎn)能問(wèn)題。
如果要對(duì)多個(gè)集成電路器件同時(shí)進(jìn)行測(cè)試，除按被測(cè)器件的參數(shù) 規(guī)定，同時(shí)對(duì)多個(gè)器件施加測(cè)試條件使被測(cè)器件達(dá)到穩(wěn)定狀態(tài)之外， 還必須能夠同時(shí)啟動(dòng)多路A/D轉(zhuǎn)換，完成設(shè)定次數(shù)的數(shù)據(jù)采集并結(jié)束 施加條件。否則會(huì)由于順序A/D轉(zhuǎn)換造成器件施加條件的時(shí)間不同而 影響測(cè)試結(jié)果。
在專利號(hào)為200520114517. X的中國(guó)實(shí)用新型專利中，公開了一種 集成電路并行測(cè)試適配器，包括主機(jī)板、支架，其中主機(jī)板為多層板， 其層間結(jié)構(gòu)和線寬、線距符合阻抗匹配規(guī)則的規(guī)定；在所測(cè)試的各個(gè) 芯片的地線之間具有隔離線，并且各個(gè)芯片的各對(duì)應(yīng)I/O通道中，存 在等長(zhǎng)的1/0通道。該集成電路并行測(cè)試適配器可以配合不同的集成 電路測(cè)試設(shè)備進(jìn)行工作，適用面廣。另一方面，在并行測(cè)試過(guò)程中能夠有效分配測(cè)試資源，并采用有效的抗干擾和信號(hào)同步機(jī)制，從而確 保了測(cè)試工作高速、準(zhǔn)確。但是，包括上述實(shí)用新型在內(nèi)的現(xiàn)有技術(shù) 仍然沒(méi)有有效解決并行測(cè)試過(guò)程中的信號(hào)同步問(wèn)題。 發(fā)明內(nèi)容
本實(shí)用新型的目的是提供一種用于集成電路測(cè)試的多路模/數(shù)數(shù) 據(jù)并行采集裝置。該裝置可以用于各種嚴(yán)格要求實(shí)時(shí)并行測(cè)量的集成 電路測(cè)試場(chǎng)合。
為實(shí)現(xiàn)上述的目的，本實(shí)用新型采用下述的技術(shù)方案 一種用于集成電路測(cè)試的多路模/數(shù)數(shù)據(jù)并行采集裝置，包括系統(tǒng) 總線控制器、定時(shí)器、地址發(fā)生器、多個(gè)存儲(chǔ)器和多個(gè)A/D轉(zhuǎn)換器，
其特征在于
所述系統(tǒng)總線控制器通過(guò)系統(tǒng)控制總線分別連接定時(shí)器和地址發(fā) 生器，所述地址發(fā)生器通過(guò)地址線分別連接各個(gè)存儲(chǔ)器的地址端口 ，
各個(gè)A/D轉(zhuǎn)換器通過(guò)系統(tǒng)控制總線連接對(duì)應(yīng)的存儲(chǔ)器，各個(gè)存儲(chǔ)器分 別通過(guò)系統(tǒng)控制總線和系統(tǒng)數(shù)據(jù)總線接入所述系統(tǒng)總線控制器；
所述定時(shí)器通過(guò)系統(tǒng)數(shù)據(jù)總線分別連接所述地址發(fā)生器和各個(gè) A/D轉(zhuǎn)換器，各個(gè)A/D轉(zhuǎn)換器分別通過(guò)系統(tǒng)數(shù)據(jù)總線與對(duì)應(yīng)的存儲(chǔ)器 實(shí)現(xiàn)連接。
所述多路模/數(shù)數(shù)據(jù)并行采集裝置還具有讀/寫控制器，所述系統(tǒng) 總線控制器通過(guò)系統(tǒng)控制總線連接所述讀/寫控制器，所述讀/寫控制 器分別與各個(gè)存儲(chǔ)器進(jìn)行連接。
所述存儲(chǔ)器為RAM (隨機(jī)存取存儲(chǔ)器)。
本實(shí)用新型所提供的多路模/數(shù)數(shù)據(jù)并行采集裝置可以實(shí)現(xiàn)四路 并行測(cè)試的功能。在集成電路測(cè)試系統(tǒng)中安裝本多路模/數(shù)數(shù)據(jù)并行采 集裝置之后，有關(guān)實(shí)驗(yàn)數(shù)據(jù)表明，當(dāng)采用4路并行測(cè)試時(shí)，本實(shí)用新 型可以使集成電路芯片在晶圓測(cè)試階段的測(cè)試時(shí)間縮短70%左右，產(chǎn) 能提高約3.5倍。以下結(jié)合附圖和具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明。

圖1為本多路模/數(shù)數(shù)據(jù)并行采集裝置的整體結(jié)構(gòu)框圖，其中RAM 的各管腳分別為A: RAM地址，B:數(shù)據(jù)讀，C:數(shù)據(jù)輸出，D:數(shù)據(jù)寫，E:數(shù)據(jù)輸入；A/D轉(zhuǎn)換器的各管腳分別為F: AD結(jié)束，G: AD
開始，H:被測(cè)信號(hào)輸入；
圖2為本多路模/數(shù)數(shù)據(jù)并行采集裝置的電路原理示意圖； 圖3為本多路模/數(shù)數(shù)據(jù)并行采集裝置的數(shù)據(jù)采集控制時(shí)序圖； 圖 4為本多路模/數(shù)數(shù)據(jù)并行采集裝置的并行測(cè)試數(shù)據(jù)存儲(chǔ)結(jié)構(gòu)
示意圖。
具體實(shí)施方式
本多路模/數(shù)數(shù)據(jù)并行采集裝置(以下簡(jiǎn)稱為數(shù)據(jù)并行采集裝置)
用在集成電路測(cè)試系統(tǒng)的測(cè)量單元(VMU)中，包括系統(tǒng)總線控制器、 定時(shí)器、地址發(fā)生器、讀/寫控制器、多個(gè)RAM (隨機(jī)存取存儲(chǔ)器)和 多個(gè)A/D (模/數(shù))轉(zhuǎn)換器。在圖1所示的實(shí)施例中，所使用的RAM和 A/D轉(zhuǎn)換器各為4個(gè)，分別編號(hào)為RAM1 RAM4和AD1 AD4。但需要強(qiáng) 調(diào)的是，本數(shù)據(jù)并行采集裝置并不限定為4路測(cè)量通道。根據(jù)實(shí)際測(cè) 試工作的需要，參照本實(shí)用新型的設(shè)計(jì)思路增加或者減少RAM和A/D 轉(zhuǎn)換器的數(shù)量都是可行的。這是本領(lǐng)域一般技術(shù)人員都能進(jìn)行的常規(guī) 調(diào)整，在此就不詳細(xì)贅述了。
參見圖l所示，在本數(shù)據(jù)并行采集裝置中，系統(tǒng)總線控制器通過(guò) 系統(tǒng)控制總線分別連接定時(shí)器、地址發(fā)生器和讀/寫控制器。地址發(fā)生 器通過(guò)RAM地址線分別連接各個(gè)RAM的地址端口 ，從而使各個(gè)RAM的 地址線實(shí)現(xiàn)并聯(lián)。每個(gè)A/D轉(zhuǎn)換器通過(guò)系統(tǒng)控制總線連接對(duì)應(yīng)的RAM, 而各個(gè)RAM分別接入上述的系統(tǒng)控制總線以便接收系統(tǒng)總線控制器的 控制指令。同時(shí)，各個(gè)RAM也通過(guò)系統(tǒng)數(shù)據(jù)總線并聯(lián)接入系統(tǒng)總線控 制器。讀/寫控制器分別與各個(gè)RAM進(jìn)行連接，以便對(duì)RAM的讀寫進(jìn)行 控制。定時(shí)器發(fā)出定時(shí)脈沖，通過(guò)系統(tǒng)數(shù)據(jù)總線分別傳送給地址發(fā)生 器和各個(gè)A/D轉(zhuǎn)換器。各個(gè)A/D轉(zhuǎn)換器也分別通過(guò)系統(tǒng)數(shù)據(jù)總線與對(duì) 應(yīng)的R緒實(shí)現(xiàn)連接，以便實(shí)現(xiàn)A/D數(shù)據(jù)的輸出。另外，系統(tǒng)總線控制 器還與集成電路測(cè)試系統(tǒng)中的計(jì)算機(jī)相連接，以便將測(cè)試數(shù)據(jù)傳回計(jì) 算機(jī)中進(jìn)行處理。
圖2顯示了上述數(shù)據(jù)并行采集裝置的具體實(shí)施電路。其中定時(shí)器、 脈沖發(fā)生器、地址發(fā)生器和讀/寫控制器可以由可編程邏輯器件來(lái)實(shí) 現(xiàn)。在具體實(shí)施時(shí)，本數(shù)據(jù)并行采集裝置所采集的測(cè)試數(shù)據(jù)要通過(guò)差分放大電路進(jìn)行處理后再進(jìn)入A/D轉(zhuǎn)換器。A/D轉(zhuǎn)換器的AD結(jié)束信號(hào) 經(jīng)過(guò)單穩(wěn)態(tài)器件后進(jìn)入RAM的/WR端口， A/D數(shù)據(jù)經(jīng)過(guò)數(shù)據(jù)緩沖器之后 再進(jìn)入系統(tǒng)數(shù)據(jù)總線。脈沖發(fā)生器的定時(shí)脈沖信號(hào)分別送入地址發(fā)生 器和各個(gè)A/D轉(zhuǎn)換器的AD start端口 。該定時(shí)脈沖信號(hào)也同時(shí)作為地 址發(fā)生器的時(shí)鐘信號(hào)。讀/寫控制器的控制信號(hào)送入RAM的/RD端口。
在本實(shí)用新型中，脈沖發(fā)生器作為定時(shí)器的輸出，用于產(chǎn)生A/D 啟動(dòng)所需要的脈沖信號(hào)。脈沖發(fā)生器發(fā)出定時(shí)脈沖給地址發(fā)生器和多 路A/D轉(zhuǎn)換器，啟動(dòng)多路A/D轉(zhuǎn)換。定時(shí)脈沖的時(shí)間間隔可編程設(shè)定， 但設(shè)定的脈沖間隔最小時(shí)間要大于A/D轉(zhuǎn)換器的轉(zhuǎn)換時(shí)間，以保證在 兩個(gè)脈沖之間A/D轉(zhuǎn)換器有足夠的時(shí)間完成A/D轉(zhuǎn)換。
要實(shí)現(xiàn)多路A/D數(shù)據(jù)并行采集，主要的技術(shù)難點(diǎn)在于實(shí)現(xiàn)A/D轉(zhuǎn) 換的同步觸發(fā)和每次A/D轉(zhuǎn)換后各路數(shù)據(jù)的自動(dòng)存儲(chǔ)。下面對(duì)此進(jìn)行 詳細(xì)的說(shuō)明。
參見圖3所示的數(shù)據(jù)采集控制時(shí)序圖，首先設(shè)定地址發(fā)生器的初 始地址，啟動(dòng)定時(shí)器發(fā)出第一個(gè)觸發(fā)脈沖信號(hào)，觸發(fā)脈沖信號(hào)啟動(dòng)A/D 轉(zhuǎn)換。每次A/D轉(zhuǎn)換完成后，利用轉(zhuǎn)換結(jié)束信號(hào)的邊沿產(chǎn)生寫脈沖， 將轉(zhuǎn)換數(shù)據(jù)寫入RAM中。地址發(fā)生器收到一個(gè)脈沖信號(hào)使地址減1， 等待定時(shí)器再次發(fā)出觸發(fā)脈沖信號(hào)，重復(fù)上述過(guò)程，直至地址發(fā)生器 地址為零。至此，多路A/D已經(jīng)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)并存儲(chǔ)在 RAM中。當(dāng)?shù)刂钒l(fā)生器地址為零時(shí)，意味著全部轉(zhuǎn)換都己經(jīng)完成，此 時(shí)設(shè)置結(jié)束標(biāo)志，通過(guò)系統(tǒng)數(shù)據(jù)總線將這些數(shù)據(jù)讀入計(jì)算機(jī)進(jìn)行處理。
圖4所示為本數(shù)據(jù)并行采集裝置所采用的并行測(cè)試數(shù)據(jù)存儲(chǔ)結(jié) 構(gòu)。在每次進(jìn)行A/D轉(zhuǎn)換和數(shù)據(jù)采集之前，首先根據(jù)數(shù)據(jù)采集的次數(shù) 設(shè)定地址發(fā)生器的初始地址(=數(shù)據(jù)采集次數(shù)+1)，然后根據(jù)該初始 地址在RAM上為A/D轉(zhuǎn)換數(shù)據(jù)預(yù)留存儲(chǔ)器空間。每次A/D轉(zhuǎn)換完成后， 所采集的A/D轉(zhuǎn)換數(shù)據(jù)按照該次轉(zhuǎn)換所對(duì)應(yīng)的存儲(chǔ)地址順序存放到 RAM上預(yù)留的存儲(chǔ)器空間中，直至整個(gè)A/D轉(zhuǎn)換工作全部完成。
以上對(duì)本實(shí)用新型所述的多路模/數(shù)數(shù)據(jù)并行采集裝置進(jìn)行了詳 細(xì)的說(shuō)明。對(duì)于本技術(shù)領(lǐng)域的一般技術(shù)人員來(lái)說(shuō)，在不背離本實(shí)用新 型所述技術(shù)方案的精神和權(quán)利要求范圍的情況下對(duì)它進(jìn)行的各種顯而 易見的改變都在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種用于集成電路測(cè)試的多路模/數(shù)數(shù)據(jù)并行采集裝置，包括系統(tǒng)總線控制器、定時(shí)器、地址發(fā)生器、多個(gè)存儲(chǔ)器和多個(gè)模/數(shù)轉(zhuǎn)換器，其特征在于所述系統(tǒng)總線控制器通過(guò)系統(tǒng)控制總線分別連接定時(shí)器和地址發(fā)生器，所述地址發(fā)生器通過(guò)地址線分別連接各個(gè)存儲(chǔ)器的地址端口，各個(gè)模/數(shù)轉(zhuǎn)換器通過(guò)系統(tǒng)控制總線連接對(duì)應(yīng)的存儲(chǔ)器，各個(gè)存儲(chǔ)器分別通過(guò)系統(tǒng)控制總線和系統(tǒng)數(shù)據(jù)總線接入所述系統(tǒng)總線控制器；所述定時(shí)器通過(guò)系統(tǒng)數(shù)據(jù)總線分別連接所述地址發(fā)生器和各個(gè)模/數(shù)轉(zhuǎn)換器，各個(gè)模/數(shù)轉(zhuǎn)換器分別通過(guò)系統(tǒng)數(shù)據(jù)總線與對(duì)應(yīng)的存儲(chǔ)器實(shí)現(xiàn)連接。
2. 如權(quán)利要求1所述的多路模/數(shù)數(shù)據(jù)并行采集裝置，其特征在于所述多路模/數(shù)數(shù)據(jù)并行采集裝置還具有讀/寫控制器，所述系統(tǒng) 總線控制器通過(guò)系統(tǒng)控制總線連接所述讀/寫控制器，所述讀/寫控制 器分別與各個(gè)存儲(chǔ)器進(jìn)行連接。
3. 如權(quán)利要求1或2所述的多路模/數(shù)數(shù)據(jù)并行采集裝置，其特征在于所述存儲(chǔ)器為隨機(jī)存取存儲(chǔ)器。
4. 如權(quán)利要求1所述的多路模/數(shù)數(shù)據(jù)并行采集裝置，其特征在于所述系統(tǒng)總線控制器與集成電路測(cè)試系統(tǒng)中的計(jì)算機(jī)相連接。
專利摘要本實(shí)用新型公開了一種用于集成電路測(cè)試的多路模/數(shù)數(shù)據(jù)并行采集裝置，包括系統(tǒng)總線控制器、定時(shí)器、地址發(fā)生器、多個(gè)RAM和多個(gè)A/D轉(zhuǎn)換器。其中，系統(tǒng)總線控制器分別連接定時(shí)器、地址發(fā)生器，地址發(fā)生器分別連接各個(gè)RAM的地址端口，各個(gè)A/D轉(zhuǎn)換器連接對(duì)應(yīng)的RAM，各個(gè)RAM分別接入系統(tǒng)總線控制器；定時(shí)器分別連接地址發(fā)生器和各個(gè)A/D轉(zhuǎn)換器，各個(gè)A/D轉(zhuǎn)換器分別與對(duì)應(yīng)的RAM實(shí)現(xiàn)連接。本多路模/數(shù)數(shù)據(jù)并行采集裝置可以實(shí)現(xiàn)多路并行測(cè)試的功能。有關(guān)實(shí)驗(yàn)數(shù)據(jù)表明，當(dāng)采用4路并行測(cè)試時(shí)，本實(shí)用新型可以使集成電路芯片在晶圓測(cè)試階段的測(cè)試時(shí)間縮短70％左右，產(chǎn)能提高約3.5倍。
文檔編號(hào)G01R31/28GK201327526SQ20082012426
公開日2009年10月14日 申請(qǐng)日期2008年12月5日 優(yōu)先權(quán)日2008年12月5日
發(fā)明者東 張, 李力軍, 管澤武 申請(qǐng)人:北京自動(dòng)測(cè)試技術(shù)研究所