專(zhuān)利名稱(chēng)：顯示測(cè)試圖形多通道時(shí)鐘發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種用于顯示測(cè)試圖形更新的多通道時(shí)鐘信號(hào)發(fā)生器，屬顯示測(cè)試技術(shù)領(lǐng)域。
背景技術(shù)：
不同分辨率的顯示器顯示測(cè)試圖形時(shí)需要不同頻率的時(shí)鐘信號(hào)。應(yīng)用時(shí)鐘芯片、直接數(shù)字頻率合成(DDS)技術(shù)、FPGA鎖相環(huán)(PLL)等均可產(chǎn)生時(shí)鐘信號(hào)。
時(shí)鐘芯片提供時(shí)鐘信號(hào)不但需要上位機(jī)(PC)應(yīng)用專(zhuān)用時(shí)鐘數(shù)據(jù)傳輸界面控制傳輸時(shí)鐘數(shù)據(jù)至?xí)r鐘芯片，而且時(shí)鐘芯片在編程模式和運(yùn)行模式轉(zhuǎn)換時(shí)需要不斷跳線(xiàn)，因而導(dǎo)致低效率數(shù)據(jù)傳輸狀態(tài)下的非連續(xù)時(shí)鐘更新；要求參考頻率高于輸出頻率的DDS技術(shù)可產(chǎn)生任意波形的輸出信號(hào)，但卻增加了電路設(shè)計(jì)難度和資源配置的浪費(fèi)；FPGA編程產(chǎn)生的PLL時(shí)鐘信號(hào)是固定的內(nèi)部時(shí)鐘信號(hào)，更新時(shí)鐘時(shí)必須重新燒寫(xiě)圖形程序。

發(fā)明內(nèi)容
技術(shù)問(wèn)題本發(fā)明的目的是提供一種顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器。它以USB模塊、現(xiàn)場(chǎng)可編程門(mén)陣列FPGA模塊、時(shí)鐘模塊之間的數(shù)據(jù)傳送，完成時(shí)鐘信號(hào)發(fā)生過(guò)程中時(shí)鐘數(shù)據(jù)的寫(xiě)入和讀出。時(shí)鐘數(shù)據(jù)寫(xiě)入實(shí)現(xiàn)時(shí)鐘信號(hào)更新，時(shí)鐘數(shù)據(jù)讀出校驗(yàn)數(shù)據(jù)傳輸結(jié)果。 技術(shù)方案本發(fā)明的顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器包括USB模塊、FPGA模塊、時(shí)鐘模塊；USB模塊、FPGA模塊、時(shí)鐘模塊順序相串聯(lián)連接；FPGA模塊由數(shù)據(jù)接收/發(fā)送?！姥雖odule FT245BM和數(shù)據(jù)寫(xiě)入/讀出模土央module FS6370組成。 USB模塊經(jīng)串行雙向數(shù)據(jù)端USBDP、 USB匿和并行雙向數(shù)據(jù)端D。 D7轉(zhuǎn)換和傳輸時(shí)鐘數(shù)據(jù)，F(xiàn)PGA模塊經(jīng)并行雙向數(shù)據(jù)端(USB_DATA[7..0])接收/發(fā)送時(shí)鐘數(shù)據(jù)和串行雙向數(shù)據(jù)端(sda)寫(xiě)入/讀出時(shí)鐘數(shù)據(jù)，時(shí)鐘模塊(3)經(jīng)串行雙向數(shù)據(jù)端OE/SDA傳輸時(shí)鐘數(shù)據(jù)和多路時(shí)鐘輸出端CLK_A、 CLK_B、 CLK_C輸出時(shí)鐘信號(hào)。 在USB模塊中，USB接口的串行雙向數(shù)據(jù)端D+、 D-經(jīng)第二十七電阻、第二十八電阻接USB芯片F(xiàn)T245BM的串行雙向數(shù)據(jù)端USBDP、 USBDM， USB芯片F(xiàn)T245BM的并行雙向數(shù)據(jù)端(D。 D7)接FPGA芯片EP2C20Q240C8N的第72、73、78、79、80、84、86、87展卩，USB芯片F(xiàn)T245BM的讀/寫(xiě)控制輸入端nRD、WR接FPGA芯片EP2C20Q240C8N的第88、90腳，USB芯片F(xiàn)T245BM的接收/發(fā)送控制輸出端接FPGA芯片EP2C20Q240C8N的96、97腳。
FPGA模塊由數(shù)據(jù)接收/發(fā)送模塊module FT245BM、數(shù)據(jù)寫(xiě)入/讀出模塊moduleFS6370組成；數(shù)據(jù)接收/發(fā)送模塊module FT245BM的并行雙向數(shù)據(jù)端USB_DATA[7. . 0]接FPGA芯片EP2C20Q240C8N的72、73、78、79、80、84、86、87腳，數(shù)據(jù)接收/發(fā)送模i央(moduleFT245BM)的讀/寫(xiě)控制輸出端USB_RD、USB_WR接FPGA芯片EP2C20Q240C8N的88、90腳，數(shù)據(jù)接收/發(fā)送模塊moduleFT245BM的接收/發(fā)送控制輸入端USB_RXF、USB_TXE接FPGA芯片EP2C20Q240C8N的96、97腳；數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的復(fù)位輸入端(reset)接數(shù)據(jù)接收/發(fā)送模塊module FT245BM的復(fù)位輸出端，數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的器件地址輸入端raddr [7. . 0]接數(shù)據(jù)接收/發(fā)送模塊moduleFT245BM的器件地址輸出端raddr [7. . 0]，數(shù)據(jù)寫(xiě)入/讀出模(module FS6370的寄存器地址輸入端addr[7. . 0]接數(shù)據(jù)接收/發(fā)送模塊module FT245BM的寄存器地址輸出端addr[7. . 0]，數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的讀/寫(xiě)控制輸入端接數(shù)據(jù)接收/發(fā)送模塊module FT245BM的讀/寫(xiě)控制輸出端，數(shù)據(jù)寫(xiě)入/讀出模塊moduleFS6370的數(shù)據(jù)輸入端data[7. . 0]接數(shù)據(jù)接收/發(fā)送模塊module FT245BM的數(shù)據(jù)輸出端rdata[7. 0]，數(shù)據(jù)寫(xiě)入/讀出模塊moduleFS6370的數(shù)據(jù)輸出端data_rm[7.. 0]接數(shù)據(jù)接收/發(fā)送模塊module FT245BM的數(shù)據(jù)輸入端idata[7. .0];數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的串行雙向數(shù)據(jù)端接FPGA芯片EP2C20Q240C8N的113腳，數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的時(shí)鐘輸出端接FPGA芯片EP2C20Q240C8N的114腳，數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的模式控制輸出端接FPGA芯片EP2C20Q240C8N的111腳；數(shù)據(jù)接收/發(fā)送模塊module FT245BM的時(shí)鐘輸入端和數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的時(shí)鐘輸入端并接FPGA芯片EP2C20Q240C8N的154腳，數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370的掉電控制輸出端(pd)接FPGA芯片EP2C20Q240C8N的 在時(shí)鐘模塊中，時(shí)鐘芯片F(xiàn)S6370的輸出使能/串口數(shù)據(jù)雙向端經(jīng)第三十八電阻接FPGA芯片EP2C20Q240C8N的113腳，時(shí)鐘芯片F(xiàn)S6370的掉電輸入/串行時(shí)鐘輸入端PD/SCL經(jīng)第三十五電阻接FPGA芯片EP2C20Q240C8N的114腳，時(shí)鐘芯片F(xiàn)S6370的模式選擇輸入端(MODE)經(jīng)第三十九電阻接FPGA芯片EP2C20Q240C8N的111展卩，時(shí)鐘芯片F(xiàn)S6370的晶振驅(qū)動(dòng)端X0UT經(jīng)第三十六電阻(R36)接FPGA芯片EP2C20Q240C8N的154腳，模擬開(kāi)關(guān)CD4053的數(shù)字控制輸入端(Sa)接FPGA芯片EP2C20Q240C8N的8腳，模擬開(kāi)關(guān)CD4053的模擬輸入/輸出端接電源+3. 3V，模擬開(kāi)關(guān)的模擬輸入/輸出端接時(shí)鐘芯片F(xiàn)S6370的電源輸入端，時(shí)鐘芯片F(xiàn)S6370的時(shí)鐘輸出端CLK_A、 CLK_B、 CLK_C是三路時(shí)鐘信號(hào)輸出端。
有益效果本顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器是國(guó)際首創(chuàng)，該發(fā)生器具有以下特點(diǎn) 1.時(shí)鐘信號(hào)的發(fā)生與更新基于FPGA控制，時(shí)鐘芯片在編程模式和運(yùn)行模式轉(zhuǎn)換時(shí)無(wú)需手動(dòng)跳線(xiàn)，時(shí)鐘信號(hào)能在線(xiàn)連續(xù)更新。 2.時(shí)鐘發(fā)生與更新時(shí)時(shí)鐘芯片的三個(gè)通道時(shí)鐘輸出端可輸出相同或不同頻率的時(shí)鐘信號(hào)。 3.時(shí)鐘電路設(shè)計(jì)簡(jiǎn)單，時(shí)鐘發(fā)生與更新靈活可靠，無(wú)需為了更新時(shí)鐘信號(hào)而重新燒寫(xiě)圖形程序。


圖1是本發(fā)明的電路模塊(USB模塊、FPGA模塊、時(shí)鐘模塊)圖。USB模塊左部的USB接口是時(shí)鐘數(shù)據(jù)傳輸端，時(shí)鐘模塊右部的CLK_A、 CLK_B、 CLK_C端是三路時(shí)鐘信號(hào)輸出
丄山順。
具體實(shí)施例方式
本發(fā)明的顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器包括USB模塊1、FPGA模塊2、時(shí)鐘模塊3順序相串聯(lián)連接，F(xiàn)PGA模塊2由數(shù)據(jù)接收/發(fā)送模塊(moduleFT245BM)、數(shù)據(jù)寫(xiě)入/讀出模塊module FS6370組成；USB模塊1經(jīng)串行雙向數(shù)據(jù)端USBDP、 USBDM和并行雙向數(shù)據(jù)端D。 D7轉(zhuǎn)換和傳輸時(shí)鐘數(shù)據(jù)，F(xiàn)PGA模塊2經(jīng)并行雙向數(shù)據(jù)端USB_DATA[7. . 0]接收/發(fā)送時(shí)鐘數(shù)據(jù)和串行雙向數(shù)據(jù)端sda寫(xiě)入/讀出時(shí)鐘數(shù)據(jù)，時(shí)鐘模塊3經(jīng)串行雙向數(shù)據(jù)端0E/SDA傳輸時(shí)鐘數(shù)據(jù)和多路時(shí)鐘輸出端CLK_A、 CLK_B、 CLK_C輸出時(shí)鐘信號(hào)。
USB模塊是數(shù)據(jù)傳輸通道(DTC) 。 USB接口的串行雙向數(shù)據(jù)端D+、 D_的串行數(shù)據(jù)經(jīng)FT245BM轉(zhuǎn)換為D。 D7的并行數(shù)據(jù)后與EP2C20Q240C8N相互傳輸數(shù)據(jù)。在USB模塊中，USB接口的串行雙向數(shù)據(jù)端D+、 D-經(jīng)R27、 R28接USB芯片F(xiàn)T245BM的數(shù)據(jù)信號(hào)正、負(fù)端USBDP、 USBDM， FT245BM的并行雙向數(shù)據(jù)端D。 D7接FPGA芯片EP2C20Q240C8N的72、73、78、79、80、84、86、87展卩，F(xiàn)T245BM的讀/寫(xiě)控制輸入端nRD、 WR接EP2C20Q240C8N的88、90腳，F(xiàn)T245BM的收/發(fā)信號(hào)輸出端nRXF、 nTXE接EP2C20Q240C8N的96、97腳。
FPGA模塊是數(shù)據(jù)傳輸主控單元(DTMCU)。 module FT245BM準(zhǔn)備數(shù)據(jù)和設(shè)置操作，并控制module FS6370的工作狀態(tài)。在FPGA模塊中，module FT245BM的并行雙向數(shù)據(jù)端USB_DATA[7. 0]接EP2C20Q240C8N的72、73、78、79、80、84、86、87展卩，module FT245BM的讀/寫(xiě)控制輸出端USB_RD、USB_WR接EP2C20Q240C8N的88、90腳，module FT245BM的接收/發(fā)送控制輸入端USB_RXF、 USB_TXE接EP2C20Q240C8N的96、97腳；module FS6370的復(fù)位輸入端reset接module FT245BM的復(fù)位輸出端reset, module FS6370的器件地址輸入端raddr [7. . 0]接module FT245BM的器件地址輸出端raddr [7. . 0] ， module FS6370的寄存器地址輸入端addr [7. . 0]接module FT245BM的寄存器地址輸出端addr [7. . 0] ，moduleFS6370的讀/寫(xiě)控制輸入端rd、wr接module FT245BM的讀/寫(xiě)控制輸出端rd、wr，moduleFS6370的數(shù)據(jù)輸入端data[7. . 0]接module FT245BM的數(shù)據(jù)輸出端rdata[7. . 0] ， moduleFS6370的數(shù)據(jù)輸出端data_rm[7.. 0]接module FT245BM的數(shù)據(jù)輸入端idata[7. . 0];module FS6370的串行雙向數(shù)據(jù)端sda接EP2C20Q240C8N的113展卩，module FS6370的時(shí)鐘輸出端scl接EP2C20Q240C8N的114腳，moduleFS6370的模式控制輸出端mode接EP2C20Q240C8N的111展卩，module FT245BM和module FS6370的時(shí)鐘輸入端elk接EP2C20Q240C8N的154腳，module FS6370的掉電控制輸出端pd接EP2C20Q240C8N的8腳。
module FT245BM模土央是數(shù)據(jù)接收/發(fā)送控制單元DRSCU。在moduleFT245BM中，執(zhí)行時(shí)鐘數(shù)據(jù)準(zhǔn)備、目標(biāo)地址設(shè)定和讀寫(xiě)操作設(shè)置，其步驟如下
(1)時(shí)鐘數(shù)據(jù)接收開(kāi)始校驗(yàn)； (2)接收16個(gè)字節(jié)時(shí)鐘數(shù)據(jù)、16個(gè)字節(jié)時(shí)鐘數(shù)據(jù)放入數(shù)據(jù)緩沖區(qū)； (3)置reset =〃 0"，禁止module FS6370啟動(dòng); (4)置FS6370的EEPR0M地址至raddr [7. 0]; (5)置rd = 〃 0〃 、wr = 〃 1〃 ， module FS6370寫(xiě)操作設(shè)置； (6)置reset =〃 1〃 、module FS6370啟動(dòng); (7)置FS6370的寄存器地址至addr [7. 0] 、 addr [7. 0]從00H以01H的遞增量遞增至0FH ; (8)依次提取數(shù)據(jù)緩沖區(qū)數(shù)據(jù)至rdata[7. . 0]; (9) 16個(gè)字節(jié)時(shí)鐘數(shù)據(jù)寫(xiě)入FS6370的EEPR0M后重復(fù)步驟(3); (10)FS637Q的EEPR0M地址加1、置EEPR0M地址至raddr [7. . 0]，寫(xiě)數(shù)據(jù)位變?yōu)樽x數(shù)據(jù)位； (ll)置rd二" 1〃 、wr〃 0" ， module FS6370讀操作設(shè)置；
(12)重復(fù)步驟(6);
(13)重復(fù)步驟(7); (14) idata[7. . 0]依次讀取FS6370的EEPR0M中16個(gè)字節(jié)時(shí)鐘數(shù)據(jù)；
(15)16個(gè)字節(jié)時(shí)鐘數(shù)據(jù)讀出后置rd =〃 0" 、wr=〃 0"。 在module FS6370模塊是數(shù)據(jù)寫(xiě)入/讀出控制單元(DWRCU)。在moduleFS6370
中，執(zhí)行運(yùn)行模式轉(zhuǎn)換、傳輸時(shí)序設(shè)定和上電更新復(fù)位，其步驟如下 (21)reset=〃 l"，啟動(dòng)； (22)置mode = " 0" ， FS6370是編程模式; (23)wr=〃 1 " 、 rd = " 0"、置pd" 1 "，寫(xiě)操作、FS6370上電； (24)12(:總線(xiàn)數(shù)據(jù)傳輸時(shí)序開(kāi)始，當(dāng)scl = 〃 1〃時(shí)、sda二〃 1〃變?yōu)閟da
=〃 0〃 ； (25)送raddr [7. 0]的地址至sda ; (26)送addr [7. . 0]的地址至sda ; (27)送data[7. . 0]的一個(gè)字節(jié)時(shí)鐘數(shù)據(jù)至sda ; (28)12C總線(xiàn)數(shù)據(jù)傳輸時(shí)序結(jié)束，當(dāng)scl = 〃 1〃時(shí)、sda二〃 0〃變?yōu)閟da
—,/ i 〃 ， (29)16字節(jié)時(shí)鐘數(shù)據(jù)寫(xiě)入結(jié)束，wr =〃 0"、rd = " l"、置pd" l"，讀操作、FS6370上電; (30)重復(fù)步驟(24);
(31)重復(fù)步驟(25).;
(32)重復(fù)步驟(26) ; (33)送sda的一個(gè)字節(jié)時(shí)鐘數(shù)據(jù)至data_rm[7. . 0];
(34)重復(fù)步驟(28) ; (35)16個(gè)字節(jié)時(shí)鐘數(shù)據(jù)讀出后wr = 〃 0" 、rd = 〃 0"、置mode二〃 1〃 ，F(xiàn)S6370是運(yùn)行模式； (36)置pd二" 0〃 、再置pd〃 1 〃 ， FS6370掉電后再上電，F(xiàn)S6370的EEPR0M中16個(gè)字節(jié)時(shí)鐘數(shù)據(jù)調(diào)入控制寄存器。 時(shí)鐘模塊是時(shí)鐘信號(hào)發(fā)生器CSG。多路時(shí)鐘信號(hào)中可任選一路時(shí)鐘信號(hào)，也可選二路或三路相同頻率或不同頻率的時(shí)鐘信號(hào)。在時(shí)鐘模塊中，F(xiàn)S6370的輸出使能/串口數(shù)據(jù)雙向端0E/SDA經(jīng)R38接EP2C20Q240C8N的113腳，F(xiàn)S6370的掉電輸入/串行時(shí)鐘輸入端PD/SCL經(jīng)R35接EP2C20Q240C8N的114腳，F(xiàn)S6370的模式選擇輸入端MODE經(jīng)R39接EP2C20Q240C8N的111腳，F(xiàn)S6370的晶振驅(qū)動(dòng)端X0UT經(jīng)R36接EP2C20Q240C8N的154腳，模擬開(kāi)關(guān)CD4053的數(shù)字控制輸入端Sa接EP2C20Q240C8N的8腳，CD4053的模擬輸入/輸出端Ya接電源+3. 3V， CD4053的模擬輸入/輸出端Za接FS6370的電源輸入端VDD， FS6370的時(shí)鐘輸出端CLK_A、 CLK_B、 CLK_C是三路時(shí)鐘信號(hào)輸出端。
權(quán)利要求
一種顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器，其特征在于該發(fā)生器包括USB模塊(1)、FPGA模塊(2)、時(shí)鐘模塊(3)順序相串聯(lián)連接，F(xiàn)PGA模塊(2)由數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)、數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370)組成；USB模塊(1)經(jīng)串行雙向數(shù)據(jù)端(USBDP、USBDM)和并行雙向數(shù)據(jù)端(D0～D7)轉(zhuǎn)換和傳輸時(shí)鐘數(shù)據(jù)，F(xiàn)PGA模塊(2)經(jīng)并行雙向數(shù)據(jù)端(USB_DATA[7..0])接收/發(fā)送時(shí)鐘數(shù)據(jù)和串行雙向數(shù)據(jù)端(sda)寫(xiě)入/讀出時(shí)鐘數(shù)據(jù)，時(shí)鐘模塊(3)經(jīng)串行雙向數(shù)據(jù)端(OE/SDA)傳輸時(shí)鐘數(shù)據(jù)和多路時(shí)鐘輸出端(CLK_A、CLK_B、CLK_C)輸出時(shí)鐘信號(hào)。
2. 根據(jù)權(quán)利要求1所述的顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器，其特征在于在USB模 塊(1)中，USB接口的串行雙向數(shù)據(jù)端(D+、D-)經(jīng)第二十七電阻0 27)、第二十八電阻(R28) 接USB芯片F(xiàn)T245BM的串行雙向數(shù)據(jù)端(USBDP、 USBDM) ， USB芯片F(xiàn)T245BM的并行雙向數(shù) 據(jù)端(D0 D7)接FPGA芯片EP2C20Q240C8N的第72、73、78、79、80、84、86、87展卩，USB芯片 FT245BM的讀/寫(xiě)控制輸入端(nRD、WR)接FPGA芯片EP2C20Q240C8N的第88、90腳，USB芯 片F(xiàn)T245BM的接收/發(fā)送控制輸出端(nRXF、 nTXE)接FPGA芯片EP2C20Q240C8N的96、97
3. 根據(jù)權(quán)利要求1所述的顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器，其特征在于FPGA模 塊(2)由數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)、數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370) 組成；數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)的并行雙向數(shù)據(jù)端(USB_DATA[7. . O])接 FPGA芯片EP2C20Q240C8N的72、73、78、79、80、84、86、87腳，數(shù)據(jù)接收/發(fā)送模i央(module FT245BM)的讀/寫(xiě)控制輸出端(USB_RD、USB_WR)接FPGA芯片EP2C20Q240C8N的88、90腳， 數(shù)據(jù)接收/發(fā)送模塊(moduleFT245BM)的接收/發(fā)送控制輸入端(USB_RXF、 USB_TXE)接 FPGA芯片EP2C20Q240C8N的96、97腳；數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370)的復(fù)位輸入端 (reset)接數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)的復(fù)位輸出端(reset)，數(shù)據(jù)寫(xiě)入/讀出 模塊(module FS6370)的器件地址輸入端(raddr [7. . 0])接數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)的器件地址輸出端(raddr [7. . 0])，數(shù)據(jù)寫(xiě)入/讀出模塊(moduleFS6370)的寄存 器地址輸入端(addr[7..0])接數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)的寄存器地址輸出 端(addr[7. .0])，數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370)的讀/寫(xiě)控制輸入端(rd、wr)接 數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)的讀/寫(xiě)控制輸出端(rd、wr)，數(shù)據(jù)寫(xiě)入/讀出模 塊(module FS6370)的數(shù)據(jù)輸入端(data[7. . O])接數(shù)據(jù)接收/發(fā)送模塊(module FT245BM) 的數(shù)據(jù)輸出端0~(1^3[7..0])，數(shù)據(jù)寫(xiě)入/讀出模塊(moduleFS6370)的數(shù)據(jù)輸出端(data_ rm[7..0])接數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)的數(shù)據(jù)輸入端(idata[7. O]);數(shù)據(jù) 寫(xiě)入/讀出模塊(module FS6370)的串行雙向數(shù)據(jù)端(sda)接FPGA芯片EP2C20Q240C8N 的113腳，數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370)的時(shí)鐘輸出端(scl)接FPGA芯片 EP2C20Q240C8N的114腳，數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370)的模式控制輸出端(mode) 接FPGA芯片EP2C20Q240C8N的111腳；數(shù)據(jù)接收/發(fā)送模塊(module FT245BM)的時(shí)鐘輸 入端(elk)和數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370)的時(shí)鐘輸入端(elk)并接FPGA芯片 EP2C20Q240C8N的154腳，數(shù)據(jù)寫(xiě)入/讀出模塊(module FS6370)的掉電控制輸出端(pd) 接FPGA芯片EP2C20Q240C8N的8腳；
4. 根據(jù)權(quán)利要求1所述的顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器，其特征在于在時(shí)鐘模 塊(3)中，時(shí)鐘芯片F(xiàn)S6370的輸出使能/串口數(shù)據(jù)雙向端(0E/SDA)經(jīng)第三十八電阻(R38)接FPGA芯片EP2C20Q240C8N的113腳，時(shí)鐘芯片F(xiàn)S6370的掉電輸入/串行時(shí)鐘輸入端(PD/ SCL)經(jīng)第三十五電阻(R35)接FPGA芯片EP2C20Q240C8N的114腳，時(shí)鐘芯片F(xiàn)S6370的模式 選擇輸入端(MODE)經(jīng)第三十九電阻(R39)接FPGA芯片EP2C20Q240C8N的111腳，時(shí)鐘芯片 FS6370的晶振驅(qū)動(dòng)端(XOUT)經(jīng)第三十六電阻(R36)接FPGA芯片EP2C20Q240C8N的154腳， 模擬開(kāi)關(guān)(CD4053)的數(shù)字控制輸入端(Sa)接FPGA芯片EP2C20Q240C8N的8腳，模擬開(kāi)關(guān) (CD4053)的模擬輸入/輸出端(Ya)接電源(+3.3V)，模擬開(kāi)關(guān)(CD4053)的模擬輸入/輸 出端(Za)接時(shí)鐘芯片F(xiàn)S6370的電源輸入端(VDD)，時(shí)鐘芯片F(xiàn)S6370的時(shí)鐘輸出端(CLK_A、 CLK_B、CLK_C)是三路時(shí)鐘信號(hào)輸出端。
全文摘要
顯示測(cè)試圖形多通道時(shí)鐘信號(hào)發(fā)生器是一種適用于多種顯示器顯示測(cè)試圖形時(shí)鐘發(fā)生與更新的裝置。該發(fā)生器是由USB模塊1、FPGA模塊2、時(shí)鐘模塊3組成，F(xiàn)PGA模塊2由數(shù)據(jù)接收/發(fā)送模塊和數(shù)據(jù)寫(xiě)入/讀出模塊組成。USB模塊1轉(zhuǎn)換串行數(shù)據(jù)為并行數(shù)據(jù)、與FPGA模塊2之間雙向并行傳輸時(shí)鐘數(shù)據(jù)，F(xiàn)PGA模塊2中的數(shù)據(jù)接收/發(fā)送模塊控制與USB模塊1之間時(shí)鐘數(shù)據(jù)的接收/發(fā)送、數(shù)據(jù)寫(xiě)入/讀出模塊控制與時(shí)鐘模塊3之間時(shí)鐘數(shù)據(jù)的寫(xiě)入/讀出，時(shí)鐘模塊3接收FPGA模塊2的串行時(shí)鐘數(shù)據(jù)和回送串行時(shí)鐘數(shù)據(jù)至FPGA模塊2、在多路時(shí)鐘輸出端輸出三路頻率相同或頻率不同的時(shí)鐘信號(hào)。
文檔編號(hào)G01R31/00GK101706538SQ200910035220
公開(kāi)日2010年5月12日 申請(qǐng)日期2009年9月15日 優(yōu)先權(quán)日2009年9月15日
發(fā)明者張宇寧, 李曉華, 楊曉偉, 雷威 申請(qǐng)人:東南大學(xué)