專利名稱：多通道多道脈沖幅度分析器的制作方法
技術領域：
本發(fā)明涉及核電子學技術領域，特別涉及核電子學中進行多道脈沖幅度分析的設備。
背景技術：
在研究核輻射這樣的具有統(tǒng)計性的物理現(xiàn)象中，經(jīng)常需要測量其物理信息的概率 分布，例如測量信號幅度的概率分布(幅度譜)和信號產(chǎn)生時間的概率分布(時間譜)等， 在這些核輻射測量中，多道脈沖幅度分析器是對幅度譜進行測量的重要的核電子學設備。多道分析器是將輸入信號按照一定的信息參數(shù)進行分類、并按所分類別進行多個 道地址存儲計數(shù)的核儀器。其中，本發(fā)明涉及的是按輸入信號的幅度信息進行分類的多道 脈沖幅度分析器。傳統(tǒng)的多道脈沖幅度分析器電路復雜，價格昂貴；在實現(xiàn)多通道測量時，通常使用 多路模擬混合電路加上一路ADC來實現(xiàn)，優(yōu)點是可以降低成本，但由于多個通道共用一路 ADC，存在處理信號的死時間增大，計數(shù)率降低，進行多個通道的相關性測量困難等缺點。

發(fā)明內(nèi)容
本發(fā)明就是針對現(xiàn)有技術的上述缺陷而設計的，其目的在于克服上述現(xiàn)有技術中 存在的缺陷，提供一種用于核電子學中進行多通道多道脈沖幅度分析的設備。為了實現(xiàn)上述發(fā)明目的，本發(fā)明采用如下技術方案—種多通道多道脈沖幅度分析器，用于對多個通道的輸入信號按幅度信息進行分 類、按所分類別進行多個道地址存儲計數(shù)、并生成處理數(shù)據(jù)輸出，包括多個脈沖峰檢測電路，相對獨立工作，接收多路探測器輸出并濾波成形的多路脈 沖信號，檢測所述多路脈沖信號的各個峰到達時刻，并分別輸出與所述各路脈沖對應的多 個甄別信號；多個ADC，相對獨立工作，與所述多個脈沖峰檢測電路相對應，接收啟動信號，啟動 對所述多路脈沖信號進行A/D變換，并輸出變換數(shù)據(jù)；多個多道數(shù)據(jù)存儲電路，接收所述多個ADC輸出的變換數(shù)據(jù)并按照道址進行計數(shù) 存儲；網(wǎng)絡傳輸模塊，讀取所述多個多道數(shù)據(jù)存儲電路存儲的數(shù)據(jù)并經(jīng)接口電路輸出到 計算機，進行相應的后續(xù)數(shù)據(jù)處理；以及時序控制電路，產(chǎn)生時序信號，用于控制所述多個脈沖峰檢測電路、所述多個ADC 電路、所述多個多道數(shù)據(jù)存儲電路的工作時序，所述啟動信號是所述時序控制電路根據(jù)所述多個脈沖峰檢測電路所輸出的甄別 信號而產(chǎn)生的。本發(fā)明具有以下有益效果1.采用相互獨立的模擬通道電路(多個脈沖峰檢測電路、多個ADC)進行信號處
3理，各個通道可以同時工作，降低了死時間，提高了計數(shù)率；可以進行多個通道的相關性測量。2.采用高精度的A/D用作低位數(shù)的多道模數(shù)變換器，改善了多道的微分非線性， 同時簡化了多道道寬均勻電路設計。3.如果使用FPGA來產(chǎn)生所述脈沖峰檢測電路、ADC的工作時序、按道地址計數(shù)存 儲的時序，并同時使用FPGA內(nèi)部的雙口 RAM做多道數(shù)據(jù)的存儲，具有電路簡化、可擴展性強 的優(yōu)點。4.使用單片機實現(xiàn)所述網(wǎng)絡傳輸模塊讀取多通道的多道數(shù)據(jù)并與計算機通訊，具 有通訊協(xié)議簡單、使用方便的優(yōu)點。


圖1為本發(fā)明的實施例的工作原理框圖；圖2為輸入緩沖級和脈沖峰檢測電路部分的工作原理圖；
圖3為脈沖峰保持、A/D變換工作原理圖；圖4為以FPGA實現(xiàn)時序控制、多通道多道數(shù)據(jù)存儲及網(wǎng)絡傳輸模塊的工作原理 圖。圖5為本發(fā)明的各個組成電路的工作時序圖。圖6為本發(fā)明的多道脈沖幅度分析器測量得到的射線能譜圖實例。
具體實施例方式以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。現(xiàn)結合附圖所示的實施例說明發(fā)明的多通道多道脈沖幅度分析器如下。圖1為本發(fā)明的實施例的工作原理框圖。參看圖1，虛線部分構成本發(fā)明的組成電 路，包括多個脈沖峰檢測電路、多個A/D電路、數(shù)據(jù)存儲電路、網(wǎng)絡傳輸模塊以及時序控制 電路。所述多個中最典型的為4個，本實施例以4個為例進行說明。4個各通道獨立的脈沖峰檢測電路0-3，接收來自前級的探測器輸出并被前置放 大器和主放大器放大成形的4個通道的脈沖信號。上述脈沖峰檢測電路0-3對所接收的4 路脈沖信號的各自的到達峰的時間進行檢測，并在到達峰的時刻輸出與各個通道脈沖對應 的4組甄別信號。時序控制電路根據(jù)上述4組甄別信號產(chǎn)生啟動信號輸入到后一級的4個 獨立工作的A/D電路，從而啟動對所述4路脈沖的脈沖峰值幅度進行A/D變換，4路變換數(shù) 據(jù)被輸出到數(shù)據(jù)存儲器中進行道地址計數(shù)并存儲。在所述存儲器中存儲的數(shù)據(jù)被所述網(wǎng)絡 傳輸模塊讀出并被送往計算機等被進行后續(xù)的分析和處理。所述時序控制電路用于產(chǎn)生上述各個電路部分的工作時序信號，所述時序信號用 于控制上述各個電路部分之間協(xié)調(diào)工作。如上所說的“獨立性”的含義在于，4個通道的數(shù)據(jù)是被獨立檢測、變換、存儲和處 理的，真正做到了實時性，從而使準確地分析各個通道數(shù)據(jù)的相關性稱為可能。圖2為輸入緩沖電路和峰檢測部分的電路原理圖。如圖2所示，Ul為運算放大器， 連接成跟隨器形式，作為輸入緩沖級電路。UlA的輸出VO被送到采樣保持和A/D變換電路； UlB的輸出被連接到閾值比較電路和峰檢測電路的輸入。U4為雙比較器，由比較器U4A和U4B構成，分別實現(xiàn)上、下閾值的比較；U2和電容C、電阻R組成的微分電路的輸出連接到過 零比較器U3B的輸入，共同實現(xiàn)脈沖峰檢測功能，在檢測到脈沖峰的時刻，輸出達峰時刻信 號 PEAK。所述閾值比較電路U4輸出的比較結果LT、HT和峰檢測電路U2、U4輸出的達峰時 刻信號PEAK被送到時序控制電路以產(chǎn)生啟動A/D變換的時序信號。A/D變換電路一旦接收 啟動信號便對脈沖峰的幅度進行A/D變換。圖3為峰保持、A/D變換工作原理圖。如圖3所示，使用高速采樣ADC同時實現(xiàn)峰 保持和A/D變換的功能，高速ADC采樣、保持時間僅為幾個納秒，以滿足對脈沖峰值進行快 速采樣并保持的要求；高精度的A/D用作低位數(shù)的多道模數(shù)變換器，以得到更好的微分非 線性，實現(xiàn)更好的脈沖幅度譜測量。時序控制電路根據(jù)閾值比較的結果和脈沖峰檢測電路輸出的達峰時刻信號產(chǎn)生 用于A/D變換的控制時序，在檢測到脈沖峰值到來的時刻啟動A/D變換，A/D變換后的數(shù)據(jù) 被送到存儲器中按道地址進行計數(shù)存儲。圖4為以FPGA實現(xiàn)時序控制、多道數(shù)據(jù)存儲及網(wǎng)絡傳輸模塊的工作原理圖。本發(fā)明的特征還在于，以FPGA來實現(xiàn)部分構成電路的功能，具有減少電路規(guī)模、 節(jié)省空間、降低成本以及設計靈活、可擴展性強等優(yōu)點。FPGA是英文Field-Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列。它 是這樣一種半定制ASIC (專用集成電路)內(nèi)部有大量的門電路，通過軟件編程可以實現(xiàn)這 些門電路不同的連接關系，從而對外就完成了不同的功能，并且這些門電路的連接關系可 以不斷用軟件來改變。FPGA包括基本的可配置邏輯模塊CLB (ConfigurableLogic Block)、 輸出輸入模塊IOB(Input Output Block)、以及內(nèi)部連線(Interconnect)，隨著技術的發(fā) 展，一些FPGA還包括了 Block RAM模塊、乘法器模塊(Multiplier Blocks)、數(shù)字時鐘管理 模塊(Digital Clock Manager Blocks)、嵌入式處理器(EmbeddedProcessor)等等，使得采 用FPGA的電路系統(tǒng)設計更加靈活簡單。在本發(fā)明中，F(xiàn)PGA完成圖1中多通道多道數(shù)據(jù)的存儲電路和時序控制電路部分的 功能。FPGA可采用如XILINX的SPARTANII或III系列，該FPGA內(nèi)置雙口 RAM，可用來作為 道地址計數(shù)存儲器。FPGA根據(jù)各個通道的閾值比較結果信號和脈沖達峰時刻信號產(chǎn)生相應 通道的A/D變換時序，各個通道的A/D變換后的數(shù)據(jù)按道地址計數(shù)加1并分別進行存儲，實 現(xiàn)多通道的多道脈沖幅度分析。雖然使用分立的邏輯門電路、計數(shù)器電路及儲存器電路也可以實現(xiàn)FPGA完成的 上述功能，但會帶來電路復雜、體積大、功耗高的缺點，而且還存在每一個數(shù)字電路部分的 設計更改都必須重新設計電路板等問題。如果使用FPGA來實現(xiàn)本發(fā)明的部分組成電路的 功能，則有電路簡單、體積小、功耗低、設計更改容易等優(yōu)點。多通道的多道譜數(shù)據(jù)由網(wǎng)絡傳輸模塊采集并通過以太網(wǎng)進行傳輸。下面以測量射線能量為例，詳細說明本發(fā)明的多通道多道脈沖幅度分析器中的一 個通道的工作過程。作為本發(fā)明的分析器前級連接的探測器與射線相互作用，將射線沉積在探測器里 的能量轉(zhuǎn)換為與能量成正比的電荷信號；經(jīng)過電荷靈敏放大器，將電荷信號轉(zhuǎn)換為電壓信 號，為提高信號幅度和抑制噪聲，通常使用主放大器進行進一步的放大和濾波成形，得到準
5高斯型的脈沖信號。此脈沖的幅度與電荷信號成正比，也就是與射線沉積在探測器的能量 成正比。脈沖幅度分析器測量該脈沖的幅度，并按照一定幅度間隔將信號進行分類計數(shù)存 儲，從而得到該脈沖幅度的概率密度分布，該分布對應所測量的射線能量的密度概率分布， 從而得到射線的能譜。圖4中的“實時間活時間計時器”可以記錄多道測量的實時間和活時間，可用于計 數(shù)率校正。所謂實時間和活時間，在本技術領域中分別指實際測量的時間、實時間減去死時 間得到的時間，而死時間是指多道正在處理一個信號而不能處理此時刻到來的其他信號的 時間。圖5為本發(fā)明的各個組成電路的工作時序圖。參見圖5的時序圖，準高斯型的脈 沖輸入到脈沖幅度分析器的一個通道，首先進入脈沖峰檢測電路進行峰值檢測，在輸入脈 沖到達峰值的時刻，峰值探測比較器輸出一個負脈沖，負脈沖的前沿為達峰時刻，如果此脈 沖幅度處于設定的上閾和下閾之間，則處理該信號，進一步由時序控制電路產(chǎn)生啟動信號， 啟動A/D電路進行采樣保持及A/D變換；經(jīng)A/D變換得到的數(shù)據(jù)DO作為道地址計數(shù)儲存器 的地址信號，將該地址原來存儲的數(shù)據(jù)Dl讀出，進行計數(shù)加1，得到D1+1，再寫回地址為DO 的存儲單元，從而實現(xiàn)了按道地址計數(shù)存儲的功能。網(wǎng)絡傳輸模塊包括一個單片機和網(wǎng)絡接口芯片；單片機將道址計數(shù)存儲器的內(nèi)容 讀出，通過以太網(wǎng)接口傳輸?shù)接嬎銠C進行顯示、分析等，從而得到射線的能譜。圖6為本發(fā)明的多道脈沖幅度分析器測量得到的射線能譜圖實例。該圖顯示了測 量得到的典型的241Am γ能譜。由于各個通道的峰檢測電路、A/D電路以及時序控制和道址計數(shù)存儲器都是相互 獨立的，因此各通道可以獨立工作，不會因為一個通道正在處理數(shù)據(jù)而使其他通道的死時 間增加。
權利要求
一種多通道多道脈沖幅度分析器，用于對多個通道的輸入信號按幅度信息進行分類、按所分類別進行多個道地址存儲計數(shù)、并生成處理數(shù)據(jù)輸出，包括多個脈沖峰檢測電路，相對獨立工作，接收多路探測器輸出并濾波成形的多路脈沖信號，檢測所述多路脈沖信號的各個峰到達時刻，并分別輸出與所述各路脈沖對應的多個甄別信號；多個ADC，相對獨立工作，與所述多個脈沖峰檢測電路相對應，接收啟動信號，啟動對所述多路脈沖信號進行A/D變換，并輸出變換數(shù)據(jù)；多個多道數(shù)據(jù)存儲電路，接收所述多個ADC輸出的變換數(shù)據(jù)并按照道址進行計數(shù)存儲；網(wǎng)絡傳輸模塊，讀取所述多個多道數(shù)據(jù)存儲電路存儲的數(shù)據(jù)并經(jīng)接口電路輸出到到計算機，進行相應的后續(xù)數(shù)據(jù)處理；以及時序控制電路，產(chǎn)生時序信號，用于控制所述多個脈沖峰檢測電路、所述多個ADC電路、所述多個多道數(shù)據(jù)存儲電路的工作時序，所述啟動信號是所述時序控制電路根據(jù)所述多個脈沖峰檢測電路所輸出的甄別信號而產(chǎn)生的。
2.如權利要求1所述的多通道脈沖幅度分析器，其特征在于，所述多個數(shù)據(jù)存儲電路 和時序控制電路由FPGA實現(xiàn)。
3.如權利要求1或者2所述的多通道脈沖幅度分析器，其特征在于，所述多通道的個數(shù) 為4。
4.如權利要求1或者2所述的多通道脈沖幅度分析器，其特征在于，用于對輻射線的能 量譜的分析。
全文摘要
一種多通道多道脈沖幅度分析器，各個通道獨立工作，可以進行多個通道的相關性測量，提高了測量的實時性，并具有結構簡化擴展靈活的優(yōu)點。包括多個脈沖峰檢測電路，相對獨立工作，接收多路脈沖信號，檢測各個峰到達時刻，并分別輸出多個甄別信號；多個ADC，相對獨立工作，啟動對所述多路脈沖信號進行A/D變換，并輸出變換數(shù)據(jù)；多個多道數(shù)據(jù)存儲電路，接收變換數(shù)據(jù)并進行計數(shù)存儲；網(wǎng)絡傳輸模塊，讀取所述存儲數(shù)據(jù)并輸出；以及時序控制電路，產(chǎn)生時序信號，用于控制所述各個電路工作時序。
文檔編號G01T1/38GK101937096SQ20091008862
公開日2011年1月5日 申請日期2009年6月30日 優(yōu)先權日2009年6月30日
發(fā)明者張清軍, 朱維彬, 李元景, 李建華, 王清華, 胡潔 申請人:同方威視技術股份有限公司