專利名稱：邏輯測試機以及同時測量多個受測裝置的延遲時間的方法
技術領域：
本發(fā)明有關于受測裝置的測試，特別是有關于受測裝置的延遲時間的測量。
背景技術：
從一裝置開始接收一輸入信號，直到該裝置依據(jù)該輸入信號而產(chǎn)生輸出信號為 止，通常會有一段延遲時間。延遲時間的長短反映了裝置效能的高低。一般而言，高效能的 裝置所需的延遲時間較短，而低效能的裝置所需的延遲時間較長。當系統(tǒng)是由許多子裝置 所串接而成時，整個系統(tǒng)的延遲時間是由各子裝置的各個延遲時間相加而得，因此系統(tǒng)整 體的延遲時間會拖延的很長。在許多情形下，為了將系統(tǒng)效能維持于一定水準之上，通常會 限制系統(tǒng)的延遲時間必須小于一界限值。因此，系統(tǒng)延遲時間的長短對于系統(tǒng)效能的高低 是十分重要的決定因素。由于裝置的延遲時間十分重要，因此必須有測量裝置的延遲時間的方法。邏輯測 試機(Logic tester)通常用來測量受測裝置的延遲時間。圖1為已知的延遲時間測量系 統(tǒng)100的區(qū)塊圖。系統(tǒng)100包括一邏輯測試機102、多個開關122 12N及132 13N、以
及多個受測裝置112,114.....IlN0邏輯測試機102的輸出端S1分別經(jīng)由開關122 12N
耦接至受測裝置112 IlN的輸入端S11 Sin，而邏輯測試機102的輸入端S。分別經(jīng)由開 關132 13N耦接至受測裝置112 IlN的輸出端Sqi SQN。由于邏輯測試機102無法同 時測量兩個以上的受測裝置的延遲時間，因此受測裝置112 IlN必須逐一耦接至邏輯測 試機102以供邏輯測試機102進行測試。亦即，同一時間僅有單一受測裝置耦接至邏輯測 試機102進行延遲時間的測量，而其他受測裝置與邏輯測試機102間的開關均是打開的。圖2是圖1的邏輯測試機102測量受測裝置的延遲時間的方法200的流程圖。首 先，操作者自多個受測裝置中選取一目標受測裝置(步驟202)。假設該目標受測裝置為受 測裝置112，因此操作者須關上開關122、132以耦接受測裝置112至邏輯測試機102，并打 開其余的開關。接著，邏輯測試機102產(chǎn)生一起始碼序列(initial code sequence)以輸入 至目標受測裝置112 (步驟204)。于一實施例中，邏輯測試機102以一函數(shù)產(chǎn)生器(function generator) 104產(chǎn)生該起始碼序列。當目標受測裝置112收到起始碼序列，便會將其輸出信 號保持為一第一值。接著，邏輯測試機102產(chǎn)生一工作碼序列(functional code sequence)以輸入至 目標受測裝置112 (步驟206)。于一實施例中，邏輯測試機102以該函數(shù)產(chǎn)生器104產(chǎn)生該 工作碼序列。當目標受測裝置112接收工作碼序列完畢時，便會將其輸出信號自第一值轉(zhuǎn) 變?yōu)榈诙?。于函?shù)產(chǎn)生器104輸出工作碼序列完畢的同時(步驟208)，邏輯測試機102 偵測目標受測裝置112的輸出信號Sra (步驟210)，并以一時間計數(shù)器106累計該目標受測 裝置112的一延遲時間(步驟212)。當邏輯測試機102發(fā)現(xiàn)目標受測裝置112的輸出信號Sqi的值自第一值轉(zhuǎn)換為第 二值時(步驟214)，便停止對目標受測裝置112的延遲時間的累計，并輸出該延遲時間的 值(步驟216)。此時目標受測裝置112的延遲時間已測量完畢。若有其他受測裝置尚未測量(步驟218)，則操作者自多個受測裝置114 IlN中重新選取一新目標受測裝置(步驟202)，關上新目標受測裝置相對應的開關以耦接新目標受測裝置至邏輯測試機102，并打開 其余的開關。然后，邏輯測試機102再度執(zhí)行步驟204 216，以測量新目標受測裝置的延 遲時間。該流程持續(xù)至所有受測裝置循序測量完畢為止。由于圖1的邏輯測試機102于同一時間僅能測量單一受測裝置，因此當受測裝置 的數(shù)目多時，邏輯測試機102需反復執(zhí)行圖2的步驟202 218許多次，而造成時間上的浪 費及無效率。同時，每當更換新的目標受測裝置時，操作者須反復將舊的目標受測裝置與邏 輯測試機102間的耦接移除，并將新的目標受測裝置耦接至邏輯測試機102，造成操作者許 多的不便。因此，圖1的邏輯測試機102的測試效率較低且耗損操作者較高的測試成本。因 此，需要一種同時測量多個受測裝置的延遲時間的邏輯測試機，以解決上述的問題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種邏輯測試機(logic tester)，以解決已知 技術存在的問題。于一實施例中，該邏輯測試機耦接至多個受測裝置，包括一函數(shù)產(chǎn)生器 (function generator)以及一波形比較器(pattern comparator)。該函數(shù)產(chǎn)生器產(chǎn)生一 起始碼序列(initial code sequence)以輸入至所述受測裝置，以使所述受測裝置的多個 輸出信號固定為一第一值，且產(chǎn)生一工作碼序列(functional code sequence)以輸入至所 述受測裝置，以觸發(fā)所述受測裝置的所述輸出信號自該第一值轉(zhuǎn)變?yōu)橐坏诙怠Ｔ摬ㄐ伪?較器當該工作碼序列輸入完畢時轉(zhuǎn)換所述受測裝置的所述輸出信號為多個位流，分別計算 所述位流中對應于該第一值的位數(shù)目，依據(jù)所述位數(shù)目分別估計所述受測裝置的延遲時間 以及輸出所述受測裝置的所述延遲時間。本發(fā)明所述的邏輯測試機，當該工作碼序列輸入完畢時，該函數(shù)產(chǎn)生器產(chǎn)生一觸 發(fā)信號至該波形比較器以觸發(fā)該波形比較器對所述輸出信號至所述位流的轉(zhuǎn)換，以使該工 作碼序列的結束時點與所述輸出信號的轉(zhuǎn)換的開始時點同步。本發(fā)明所述的邏輯測試機，該波形比較器依據(jù)一時脈信號采樣所述受測裝置的所 述輸出信號，而得到所述位流。本發(fā)明所述的邏輯測試機，該波形比較器依據(jù)該時脈信號的周期及所述位數(shù)目計 算所述受測裝置的延遲時間。本發(fā)明所述的邏輯測試機，該波形比較器分別將所述位數(shù)目乘上該時脈信號的周 期，以得到所述受測裝置的延遲時間。本發(fā)明所述的邏輯測試機，該波形比較器比較所述受測裝置的所述輸出信號與一 判斷電平值，并將比較的結果輸出為所述位流，其中該判斷電平值介于該第一值與該第二 值之間。本發(fā)明所述的邏輯測試機，該時脈信號的頻率是可調(diào)整的。本發(fā)明所述的邏輯測試機，該時脈信號的方波占空比大于90%。本發(fā)明更提供一種同時測量多個受測裝置的延遲時間的方法。首先，產(chǎn)生一起始 碼序列(initial code sequence)以輸入至所述受測裝置，以使所述受測裝置的多個輸出 信號固定為一第一值。接著，產(chǎn)生一工作碼序列(functional code sequence)以輸入至所 述受測裝置，以觸發(fā)所述受測裝置的所述輸出信號自該第一值轉(zhuǎn)變?yōu)橐坏诙?。接著，當該工作碼序列輸入完畢時，轉(zhuǎn)換所述受測裝置的所述輸出信號為多個位流。接著，分別計算所 述位流中對應于該第一值的位數(shù)目。最后，依據(jù)所述位數(shù)目分別估計所述受測裝置的延遲 時間。本發(fā)明所述的同時測量多個受測裝置的延遲時間的方法，更包括當該工作碼序列 輸入完畢時，產(chǎn)生一觸發(fā)信號以觸發(fā)所述輸出信號至所述位流的轉(zhuǎn)換，以使該工作碼序列 的結束時點與所述輸出信號的轉(zhuǎn)換的開始時點同步。本發(fā)明所述的同時測量多個受測裝置的延遲時間的方法，所述輸出信號至所述位 流的轉(zhuǎn)換包括依據(jù)一時脈信號采樣所述受測裝置的所述輸出信號，而得到所述位流。本發(fā)明所述的同時測量多個受測裝置的延遲時間的方法，所 述受測裝置的延遲時 間的估計包括將所述位數(shù)目乘上該時脈信號的周期，以得到所述受測裝置的延遲時間。本發(fā)明所述的同時測量多個受測裝置的延遲時間的方法，所述輸出信號至所述位 流的轉(zhuǎn)換包括比較所述受測裝置的所述輸出信號與一判斷電平值；以及將比較的結果輸 出為所述位流；其中該判斷電平值介于該第一值與該第二值之間。本發(fā)明所述的同時測量多個受測裝置的延遲時間的方法，該時脈信號的頻率是可 調(diào)整的。本發(fā)明所述的同時測量多個受測裝置的延遲時間的方法，該時脈信號的方波占空 比大于90%。本發(fā)明更提供一種邏輯測試機(logic tester)，耦接至多個受測裝置。該邏輯測 試機依據(jù)一時脈信號采樣所述受測裝置的多個輸出信號以得到多個位流，分別計算所述位 流中對應于一第一值的位數(shù)目，依據(jù)該時脈信號的周期及所述位數(shù)目估計所述受測裝置的 延遲時間以及輸出所述受測裝置的所述延遲時間。本發(fā)明所述的邏輯測試機，該邏輯測試機產(chǎn)生一起始碼序列以輸入至所述受測裝 置，以使所述受測裝置的多個輸出信號固定為該第一值，且產(chǎn)生一工作碼序列以輸入至所 述受測裝置，以觸發(fā)所述受測裝置的所述輸出信號自該第一值轉(zhuǎn)變?yōu)橐坏诙?。本發(fā)明所述的邏輯測試機，當該工作碼序列輸入完畢時，該邏輯測試機開始轉(zhuǎn)換 所述輸出信號至所述位流。本發(fā)明所述的邏輯測試機，該邏輯測試機分別將所述位數(shù)目乘上該時脈信號的周 期，以得到所述受測裝置的延遲時間。本發(fā)明所述的邏輯測試機，該邏輯測試機比較所述受測裝置的所述輸出信號與一 判斷電平值，并將比較的結果輸出為所述位流，其中該判斷電平值介于該第一值與該第二 值之間。本發(fā)明所述的邏輯測試機，該時脈信號的頻率是可調(diào)整的。本發(fā)明所述的邏輯測試機以及同時量測多個受測裝置的延遲時間的方法，可使操 作者耗費較少的測試成本與測試時間。


圖1為已知的延遲時間測量系統(tǒng)的區(qū)塊圖；圖2是圖1的邏輯測試機測量受測裝置的延遲時間的方法的流程圖；圖3為依據(jù)本發(fā)明的可同時測量多個受測裝置的延遲時間的系統(tǒng)的區(qū)塊圖4為依據(jù)本發(fā)明的可同時測量多個受測裝置的方法的流程圖；圖5為依據(jù)本發(fā)明的邏輯測試機的相關信號的示意圖。
具體實施例方式為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉多個較佳 實施例，并配合所附圖示，作詳細說明如下。圖3為依據(jù)本發(fā)明的可同時測量多個受測裝置的延遲時間的系統(tǒng)300的 區(qū)塊
圖。系統(tǒng)300包括一邏輯測試機302及多個受測裝置312、314.....31N。于一實施例中，
邏輯測試機302包括一函數(shù)產(chǎn)生器(function generator) 304及一波形比較器(pattern
comparator) 306。函數(shù)產(chǎn)生器304的輸出端耦接至受測裝置312、314.....31N。波形比較
器306具有多個輸入端，而受測裝置312、314.....31N的輸出端分別耦接至波形比較器306
的輸入端其中之一。圖4為依據(jù)本發(fā)明的可同時測量多個受測裝置的方法400的流程圖。圖3的邏輯
測試機302依據(jù)方法400運作以同時測量多個受測裝置312、314.....31N的延遲時間。首
先，邏輯測試機302的函數(shù)產(chǎn)生器304產(chǎn)生一起始碼序列(initial code sequence)以輸
入至多個受測裝置312、314.....31N,以使受測裝置312、314.....31N的輸出信號的值固
定為一第一值(步驟402)。圖5為依據(jù)本發(fā)明的邏輯測試機302的相關信號的示意圖。由 圖5中可見，于時間T1中，邏輯測試機302的函數(shù)產(chǎn)生器304產(chǎn)生一起始碼序列，而受測裝 置的輸出信號保持于一低電平。接著，邏輯測試機302的函數(shù)產(chǎn)生器304產(chǎn)生一工作碼序列(functional code
sequence)以輸入至所述受測裝置312、314.....31N,以觸發(fā)所述受測裝置312、314.....
31N的輸出信號SQ1、SQ2.....Son自第一值轉(zhuǎn)變?yōu)榈诙?步驟404)。參考圖5，邏輯測試機
302的函數(shù)產(chǎn)生器304于時間T2中產(chǎn)生工作碼序列以輸入至所述受測裝置312、314.....
31N?；旧希軠y裝置312、314.....31N的輸出信號原本應該于圖5的工作碼序列的輸入
結束的時點ts便立即自第一值(低電平)轉(zhuǎn)換為第二值(高電平)。然而，實際上受測裝
置312、314.....31N的輸出信號無法立即對輸入信號立即作出反應，而于圖5中的時點te
才自第一值(低電平)轉(zhuǎn)換為第二值(高電平)。由于圖5中的時點ts與時點te間界定 了對應于一受測裝置的延遲時間TD，因此邏輯測試機302便是要精準地測量該延遲時間TD。邏輯測試機302接著以波形比較器306偵測受測裝置312、314.....31N的輸出
信號sra、S02.....Son以估計各受測裝置的延遲時間TD。當工作碼序列輸入完畢時(步驟
406)，函數(shù)產(chǎn)生器304產(chǎn)生一觸發(fā)信號K輸入至波形比較器306以觸發(fā)波形比較器306。波
形比較器306接著依據(jù)一時脈信號同時采樣多個受測裝置312、314.....31N的多個輸出
信號SQ1、S02.....Sqn，而得到多個位流(步驟408)。波形比較器306供采樣參考之用的時
脈信號與采樣后所得的一位流如圖5中所示。一受測裝置的輸出信號依據(jù)時脈信號的多 個脈波采樣而得到對應所述脈波的多個位數(shù)據(jù)，從而形成對應該受測裝置的輸出信號的位 流。于一實施例中，波形比較器306比較受測裝置的輸出信號與一判斷電平值，并將比較的 結果輸出為所述位流，其中該判斷電平值介于該第一值與該第二值之間。波形比較器306接著分別計算多個位流中對應于該第一值的位數(shù)目(步驟410)。 由圖5中可見，受測裝置的輸出信號于時點ts至時點te之間維持于第一值，而于時點te之后則轉(zhuǎn)換為第二值。受測裝置的輸出信號經(jīng)轉(zhuǎn)換后所得的位流亦于時點ts至時點te之 間維持于第一值，而于時點te之后則轉(zhuǎn)換為第二值。由于于時脈信號的每一周期中僅產(chǎn)生 位流的一位數(shù)據(jù)，因此位的數(shù)目與采樣時間的長度成正比。因此，位流維持于第一值的位數(shù) 目亦正比于時點ts至時點te之間的時間TD。因此，波形比較器306接著分別將對應于各 受測裝置的位流對應于該第一值的位數(shù)目乘上時脈信號的周期，以得到所述受測裝置的延
遲時間Td (步驟412)。最后，邏輯測試機302輸出計算所得的所述受測裝置312、314.....
31N的延遲時間(步驟414)。圖5中的時脈信號是供波形比較器306采樣參考之用，而波形比較器306依據(jù)不 同屬性的時脈信號進行采樣會產(chǎn)生不同性質(zhì)的位流。于一實施例中，該時脈信號的時脈周 期、方波占空比(duty cycle)以及高電平及低電平的電壓值都是可調(diào)整的。時脈信號的周 期影響采樣點的數(shù)目及最后估計得到的延遲時間的精確度。時脈信號的周期愈小，采樣點 的數(shù)目愈多，而最后估計得到的延遲時間的精確度愈高。另外，方波占空比(duty cycle)則 決定于一時脈周期中采樣的范圍大小。方波工作周期比率等于圖5中的頻閃長度(strobe width)w除以時脈周期ρ的比率。于一實施例中，邏輯測試機302的時脈信號的方波占空比 大于90%。本發(fā)明所提供的邏輯測試機302包含一波形比較器306。波形比較器306先將多 個受測裝置的多個輸出信號轉(zhuǎn)換為多個位流，再計數(shù)位流中某一位值的位數(shù)目，從而依據(jù) 位數(shù)目推估各受測裝置的延遲時間。因此，本發(fā)明的邏輯測試機302可同步對多個受測裝 置進行測試，并同時測量多個受測裝置的延遲時間。因此，本發(fā)明所提供的邏輯測試機302 的操作者不需如圖1的已知邏輯測試機102的操作者般反復對單一受測裝置進行測試，并 須不斷更動受測裝置的耦接開關的開閉。因此操作者可耗費較少的測試成本與測試時間。 因此本發(fā)明的邏輯測試機302的效能優(yōu)于已知邏輯測試機102。以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本 項技術的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎上做進一步的改進和變化，因 此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。附圖中符號的簡單說明如下102 邏輯測試機104:函數(shù)產(chǎn)生器106:時間計數(shù)器112-1IN 受測裝置122-12N，132-13N 開關302 邏輯測試機304:函數(shù)產(chǎn)生器306:波形比較器312-3IN 受測裝置。
權利要求
一種邏輯測試機，其特征在于，耦接至多個受測裝置，包括一函數(shù)產(chǎn)生器，產(chǎn)生一起始碼序列以輸入至所述受測裝置，以使所述受測裝置的多個輸出信號固定為一第一值，且產(chǎn)生一工作碼序列以輸入至所述受測裝置，以觸發(fā)所述受測裝置的所述輸出信號自該第一值轉(zhuǎn)變?yōu)橐坏诙?；以及一波形比較器，當該工作碼序列輸入完畢時轉(zhuǎn)換所述受測裝置的所述輸出信號為多個位流，分別計算所述位流中對應于該第一值的位數(shù)目，依據(jù)所述位數(shù)目分別估計所述受測裝置的延遲時間以及輸出所述受測裝置的所述延遲時間。
2.根據(jù)權利要求1所述的邏輯測試機，其特征在于，當該工作碼序列輸入完畢時，該函 數(shù)產(chǎn)生器產(chǎn)生一觸發(fā)信號至該波形比較器以觸發(fā)該波形比較器對所述輸出信號至所述位 流的轉(zhuǎn)換，以使該工作碼序列的結束時點與所述輸出信號的轉(zhuǎn)換的開始時點同步。
3.根據(jù)權利要求1所述的邏輯測試機，其特征在于，該波形比較器依據(jù)一時脈信號采 樣所述受測裝置的所述輸出信號，而得到所述位流。
4.根據(jù)權利要求3所述的邏輯測試機，其特征在于，該波形比較器依據(jù)該時脈信號的 周期及所述位數(shù)目計算所述受測裝置的延遲時間。
5.根據(jù)權利要求4所述的邏輯測試機，其特征在于，該波形比較器分別將所述位數(shù)目 乘上該時脈信號的周期，以得到所述受測裝置的延遲時間。
6.根據(jù)權利要求1所述的邏輯測試機，其特征在于，該波形比較器比較所述受測裝置 的所述輸出信號與一判斷電平值，并將比較的結果輸出為所述位流，其中該判斷電平值介 于該第一值與該第二值之間。
7.根據(jù)權利要求3所述的邏輯測試機，其特征在于，該時脈信號的頻率是可調(diào)整的。
8.根據(jù)權利要求3所述的邏輯測試機，其特征在于，該時脈信號的方波占空比大于 90%。
9.一種同時測量多個受測裝置的延遲時間的方法，其特征在于，包括下列步驟產(chǎn)生一起始碼序列以輸入至所述受測裝置，以使所述受測裝置的多個輸出信號固定為一第一值；產(chǎn)生一工作碼序列以輸入至所述受測裝置，以觸發(fā)所述受測裝置的所述輸出信號自該 第一值轉(zhuǎn)變?yōu)橐坏诙?；當該工作碼序列輸入完畢時，轉(zhuǎn)換所述受測裝置的所述輸出信號為多個位流；分別計算所述位流中對應于該第一值的位數(shù)目；以及依據(jù)所述位數(shù)目分別估計所述受測裝置的延遲時間。
10.根據(jù)權利要求9所述的同時測量多個受測裝置的延遲時間的方法，其特征在于， 更包括當該工作碼序列輸入完畢時，產(chǎn)生一觸發(fā)信號以觸發(fā)所述輸出信號至所述位流的轉(zhuǎn) 換，以使該工作碼序列的結束時點與所述輸出信號的轉(zhuǎn)換的開始時點同步。
11.根據(jù)權利要求9所述的同時測量多個受測裝置的延遲時間的方法，其特征在于，所 述輸出信號至所述位流的轉(zhuǎn)換包括依據(jù)一時脈信號采樣所述受測裝置的所述輸出信號， 而得到所述位流。
12.根據(jù)權利要求11所述的同時測量多個受測裝置的延遲時間的方法，其特征在于， 所述受測裝置的延遲時間的估計包括將所述位數(shù)目乘上該時脈信號的周期，以得到所述 受測裝置的延遲時間。
13.根據(jù)權利要求9所述的同時測量多個受測裝置的延遲時間的方法，其特征在于，所述輸出信號至所述位流的轉(zhuǎn)換包括比較所述受測裝置的所述輸出信號與一判斷電平值；以及將比較的結果輸出為所述位流；其中該判斷電平值介于該第一值與該第二值之間。
14.根據(jù)權利要求11所述的同時測量多個受測裝置的延遲時間的方法，其特征在于， 該時脈信號的頻率是可調(diào)整的。
15.根據(jù)權利要求11所述的同時測量多個受測裝置的延遲時間的方法，其特征在于， 該時脈信號的方波占空比大于90%。
16.一種邏輯測試機，其特征在于，耦接至多個受測裝置，依據(jù)一時脈信號采樣所述受 測裝置的多個輸出信號以得到多個位流，分別計算所述位流中對應于一第一值的位數(shù)目， 依據(jù)該時脈信號的周期及所述位數(shù)目估計所述受測裝置的延遲時間以及輸出所述受測裝 置的所述延遲時間。
17.根據(jù)權利要求16所述的邏輯測試機，其特征在于，該邏輯測試機產(chǎn)生一起始碼序 列以輸入至所述受測裝置，以使所述受測裝置的多個輸出信號固定為該第一值，且產(chǎn)生一 工作碼序列以輸入至所述受測裝置，以觸發(fā)所述受測裝置的所述輸出信號自該第一值轉(zhuǎn)變?yōu)橐坏诙怠?br> 18.根據(jù)權利要求17所述的邏輯測試機，其特征在于，當該工作碼序列輸入完畢時，該 邏輯測試機開始轉(zhuǎn)換所述輸出信號至所述位流。
19.根據(jù)權利要求16所述的邏輯測試機，其特征在于，該邏輯測試機分別將所述位數(shù) 目乘上該時脈信號的周期，以得到所述受測裝置的延遲時間。
20.根據(jù)權利要求17所述的邏輯測試機，其特征在于，該邏輯測試機比較所述受測裝 置的所述輸出信號與一判斷電平值，并將比較的結果輸出為所述位流，其中該判斷電平值 介于該第一值與該第二值之間。
21.根據(jù)權利要求16所述的邏輯測試機，其特征在于，該時脈信號的頻率是可調(diào)整的。
全文摘要
本發(fā)明提供一種邏輯測試機以及同時測量多個受測裝置的延遲時間的方法。該邏輯測試機耦接至多個受測裝置，包括一函數(shù)產(chǎn)生器以及一波形比較器。該函數(shù)產(chǎn)生器產(chǎn)生一起始碼序列以輸入至所述受測裝置，以使所述受測裝置的多個輸出信號固定為一第一值，且產(chǎn)生一工作碼序列以輸入至所述受測裝置，以觸發(fā)所述受測裝置的所述輸出信號自該第一值轉(zhuǎn)變?yōu)橐坏诙?。該波形比較器當該工作碼序列輸入完畢時轉(zhuǎn)換所述受測裝置的所述輸出信號為多個位流，分別計算所述位流中對應于該第一值的位數(shù)目，依據(jù)所述位數(shù)目分別估計所述受測裝置的延遲時間以及輸出所述受測裝置的所述延遲時間。本發(fā)明可使操作者耗費較少的測試成本與測試時間。
文檔編號G01R31/28GK101865974SQ20091013498
公開日2010年10月20日 申請日期2009年4月20日 優(yōu)先權日2009年4月20日
發(fā)明者吳永裕, 陳煌輝 申請人:普誠科技股份有限公司