專利名稱：一種中頻頻譜監(jiān)測裝置的制作方法
技術(shù)領域：
本實用新型涉及數(shù)字信號處理和儀器儀表領域，特別涉及一種中頻頻譜監(jiān)測裝置。
背景技術(shù)：
目前，頻譜分析儀按其工作原理分為實時頻譜儀和非實時頻譜儀。實時頻譜儀主要為快速傅立葉變換(Fast Fourier Transform, FFT)頻譜儀，該類頻譜儀能觀測顯示該頻譜儀規(guī)定頻率范圍內(nèi)所有頻率分量，而且保持了頻譜儀輸入信號與輸出信號間的相位關系，F(xiàn)FT頻譜儀不僅能分析周期信號及隨機信號，而且能分析瞬時信號。非實時頻譜儀主要為掃頻式頻譜儀，該類頻譜儀對輸入信號按時間順序在頻譜域內(nèi)進行掃描，在某一瞬時只能觀察一個頻率，逐次觀察待監(jiān)測信號的全部頻率范圍，該類頻譜儀只能分析在規(guī)定時間內(nèi)頻譜幾乎不變的信號。 圖1為現(xiàn)有掃頻式頻譜儀的結(jié)構(gòu)示意圖，下面結(jié)合圖l，對掃頻式頻譜儀的結(jié)構(gòu)進行說明，具體如下 掃頻式頻譜儀包括射頻(Radio Frequency, RF)輸入衰減器101、一級混頻器102、參考振蕩器103、壓控振蕩器104、鋸齒波發(fā)生器105、帶通濾波器106、二級混頻器107、中頻濾波器108、對數(shù)放大器109、檢波器110、視頻濾波器111、模擬數(shù)字轉(zhuǎn)換(Analog toDigital，A/D)采樣器112及顯示單元113。其中，RF輸入衰減器101將輸入信號衰減后輸出至一級混頻器102 ;壓控振蕩器104在參考振蕩器103及鋸齒波發(fā)生器105的控制下輸出頻率為^。的本振信號；壓控振蕩器104輸出的本振信號與RF輸入衰減器101輸出的信號在一級混頻器102中混頻，經(jīng)帶通濾波器106及二級混頻器107得到中頻信號；中頻濾波器108對二級混頻器107輸出的中頻信號進行帶通濾波；濾波后的信號經(jīng)對數(shù)放大器109放大、檢波器110檢波后變?yōu)橐曨l信號輸出至視頻濾波器；視頻濾波器111對接收到的視頻信號平滑濾波后輸出至A/D采樣器112 ;A/D采樣器將接收到的信號量化后輸出至顯示單元113 ;顯示單元113在鋸齒波發(fā)生器105的作用下，將A/D采樣器112量化后的信號輸出顯示。掃頻式頻譜儀測量的頻率范圍比較大，可以達到幾十GHz，但由于掃頻式頻譜儀中采用了較多的高頻模擬器件，造成這類頻譜儀的成本較高，模擬信號處理過程比較復雜。[0005] 圖2為現(xiàn)有FFT頻譜儀的結(jié)構(gòu)示意圖，下面結(jié)合圖2，對FFT頻譜儀的結(jié)構(gòu)進行說明，具體如下 現(xiàn)有的FFT頻譜儀包括A/D采樣單元201、數(shù)字濾波器202及顯示處理單元203。其中，A/D采樣單元201將輸入FFT頻譜儀的待監(jiān)測信號濾波、采樣及量化后輸出至數(shù)字濾波器202 ;數(shù)字濾波器202將A/D采樣單元201輸出的采樣信號減小信號帶寬和降低采樣頻率后輸出至顯示處理單元203 ;顯示處理單元203利用FFT計算接收到的信號的頻譜，并將計算得到的頻譜數(shù)據(jù)輸出顯示。FFT頻譜儀采用直接采樣方式，可應用各種數(shù)據(jù)處理優(yōu)化算法，但由于對采樣后的信號進行FFT處理時，F(xiàn)FT所取的是有限長度，F(xiàn)FT運算的點數(shù)也是有限的，這就造成了 FFT頻譜儀能夠測量的信號的頻率范圍較低，一般只能測量頻率低于50MHz的信號，不適應衛(wèi)星通信系統(tǒng)中頻信號的頻譜監(jiān)測要求。 由于衛(wèi)星通信系統(tǒng)頻譜信號的特性，監(jiān)測中頻信號就可以對衛(wèi)星通信的頻譜進行基本監(jiān)測，而衛(wèi)星通信系統(tǒng)中頻信號的頻率范圍為70MHz± 18MHz和140MHz士36腿z ;掃頻式頻譜儀是一種非實時監(jiān)測頻譜儀，該類頻譜儀采用了較多的高頻模擬器件，測量結(jié)果受環(huán)境影響較大，不適于監(jiān)測衛(wèi)星通信系統(tǒng)的頻譜信號；FFT頻譜儀雖然結(jié)構(gòu)簡單，能夠?qū)π盘栠M行實時監(jiān)測，但其能夠測量的信號的頻率范圍較低，不滿足衛(wèi)星通信系統(tǒng)中頻信號的監(jiān)測要求。

實用新型內(nèi)容有鑒于此，本實用新型的主要目的在于提供一種中頻頻譜監(jiān)測裝置，能夠?qū)χ蓄l信號的頻譜進行實時監(jiān)測。 為達到上述目的，本實用新型的技術(shù)方案具體是這樣實現(xiàn)的 —種中頻頻譜監(jiān)測裝置，該裝置包括控制及處理單元、模擬數(shù)字轉(zhuǎn)換A/D采樣單元及現(xiàn)場可編程門陣列FPGA處理單元； 所述現(xiàn)場可編程門陣列FPGA處理單元對模擬數(shù)字轉(zhuǎn)換A/D采樣單元輸出的采樣信號進行多級下變頻處理獲得基帶信號； 所述控制及處理單元將從所述現(xiàn)場可編程門陣列FPGA處理單元讀取的基帶信號快速傅立葉變換FFT處理后輸出顯示。 上述裝置中，所述A/D采樣單元包括模擬預處理單元及A/D采樣器； 所述模擬預處理單元根據(jù)FPGA處理單元發(fā)送的關于模擬預處理的控制指令對輸
入的中頻信號進行帶通濾波、放大及衰減，將衰減后的信號輸出至A/D采樣器； 所述A/D采樣器對衰減后的信號進行A/D帶通采樣，并產(chǎn)生固定頻率的時鐘信號，
將A/D采樣后的信號及時鐘信號輸出至FPGA處理單元。 上述裝置中，所述FPGA處理單元包括低壓差分信號傳輸LVDS接收單元、譯碼單元、多級變頻單元、緩存單元及接口芯片交互單元； 所述LVDS接收單元將A/D采樣器輸出的固定頻率的時鐘信號轉(zhuǎn)換為主時鐘信號輸出至所述譯碼單元及所述多級變頻單元，將A/D采樣器輸出的低壓差分信號傳輸LVDS標準的采樣信號轉(zhuǎn)換為晶體管_晶體管邏輯TTL標準的信號輸出至所述多級變頻單元；[0018] 所述譯碼單元根據(jù)所述LVDS接收單元發(fā)送的主時鐘信號，對所述控制及處理單元發(fā)送的關于模擬預處理及多級變頻處理的控制指令進行解碼，將解碼后的關于模擬預處理的控制指令發(fā)送至所述A/D采樣單元，將解碼后的關于多級變頻處理的控制指令發(fā)送至所述多級變頻單元； 所述多級變頻單元根據(jù)LVDS接收單元輸出的主時鐘信號、譯碼單元輸出的關于多級變頻處理的控制指令及多級下變頻處理技術(shù)，將LVDS接收單元輸出的中頻信號轉(zhuǎn)變?yōu)榛鶐盘栞敵鲋了鼍彺鎲卧?所述緩存單元根據(jù)多級變頻單元的時鐘信號將多級變頻單元輸出的基帶信號存入緩存區(qū)，根據(jù)所述控制及處理單元的時鐘信號將從緩存區(qū)讀取的基帶信號輸出至所述接口芯片交互單元。 所述接口芯片交互單元與所述控制及處理單元進行信號傳輸。[0022] 上述裝置中，所述控制及處理單元包括FFT處理單元、控制單元、顯示單元及接口單元； 所述控制單元將關于模擬預處理及多級變頻處理的控制指令通過所述接口單元發(fā)送至所述FPGA處理單元； 所述FFT處理單元將所述接口單元從所述FPGA處理單元讀取的基帶信號進行FFT
處理獲得頻譜數(shù)據(jù)，將頻譜數(shù)據(jù)視頻濾波后輸出至顯示單元； 所述顯示單元將接收到的視頻濾波后的頻譜數(shù)據(jù)輸出顯示。 較佳地，所述控制及處理單元進一步包括存儲回放單元； 所述用于存儲FFT處理后的頻譜數(shù)據(jù)及該頻譜數(shù)據(jù)對應的視頻濾波后的數(shù)據(jù)的存儲回放單元，根據(jù)所述控制單元發(fā)送的回放及關于監(jiān)測頻譜范圍的控制指令，輸出該頻譜范圍對應的視頻濾波后的數(shù)據(jù)至顯示單元顯示。 上述裝置中，所述模擬預處理單元包括帶通濾波器組、放大器及衰減器； 所述帶通濾波器組根據(jù)FPGA處理單元發(fā)送的關于模擬預處理的控制指令，對輸
入的中頻信號進行抗混疊濾波，將濾波后的信號輸出至所述放大器； 所述放大器對濾波后的信號進行放大后輸出至所述衰減器； 所述衰減器根據(jù)FPGA處理單元發(fā)送的關于模擬預處理的控制指令調(diào)節(jié)放大后信號的功率，將衰減后的信號輸出至A/D采樣器。 上述裝置中，所述多級變頻單元包括一級下變頻單元、二級下變頻單元及三級下變頻單元； 所述一級下變頻單元根據(jù)LVDS接收單元輸出的主時鐘信號及譯碼單元發(fā)送的關于多級變頻處理的控制指令，采用劃分信道的方式將監(jiān)測頻段所在信道搬移至零頻，通過4倍抽取及多相濾波后輸出信號至二級下變頻單元； 所述二級下變頻單元將LVDS接收單元輸出的主時鐘信號轉(zhuǎn)變?yōu)樗桀l率的時鐘信號，根據(jù)譯碼單元發(fā)送的關于多級變頻處理的控制指令，將輸入信號與數(shù)控振蕩器NC0輸出的正余弦信號混頻，將監(jiān)測頻段調(diào)整至零頻，經(jīng)5倍抽取與多相濾波后輸出信號至三級下變頻單元； 所述三級下變頻單元將LVDS接收單元輸出的主時鐘信號轉(zhuǎn)變?yōu)樗桀l率的時鐘信號，根據(jù)譯碼單元發(fā)送的關于多級變頻處理的控制指令，與NC0輸出的正余弦信號混頻，將監(jiān)測頻段調(diào)整至零頻，根據(jù)監(jiān)測的頻段選擇多倍抽取及多相濾波，對二級下變頻單元輸出的信號進行采樣頻率與帶寬的調(diào)整，輸出基帶信號至所述緩存單元。[0036] 由上述的技術(shù)方案可見，本實用新型中頻頻譜監(jiān)測裝置的FPGA處理單元對A/D采樣單元輸出的采樣信號進行多級下變頻處理獲得基帶信號；所述控制及處理單元將從所述FPGA處理單元讀取的基帶信號進行FFT處理后輸出顯示。本實用新型中頻頻譜監(jiān)測裝置通過將衛(wèi)星通信中頻信號多級下變頻至FFT處理的頻段范圍內(nèi)，實現(xiàn)對中頻信號進行實時監(jiān)測，對衛(wèi)星通信系統(tǒng)中頻信號具有較強的針對性。

圖1為現(xiàn)有掃頻式頻譜儀的結(jié)構(gòu)示意圖。[0038] 圖2為現(xiàn)有FFT頻譜儀的結(jié)構(gòu)示意圖。[0039] 圖3為本實用新型中頻頻譜監(jiān)測裝置的結(jié)構(gòu)示意圖。 圖4為本實用新型中頻頻譜監(jiān)測裝置第一較佳實施例的結(jié)構(gòu)示意圖。 圖5為本實用新型FPGA處理單元的一級下變頻單元的結(jié)構(gòu)示意圖。 圖6為本實用新型FPGA處理單元的二級下變頻單元的結(jié)構(gòu)示意圖。 圖7為本實用新型FPGA處理單元的三級下變頻單元的結(jié)構(gòu)示意圖。
具體實施方式為使本實用新型的目的、技術(shù)方案、及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本實用新型進一步詳細說明。 在本實用新型中，為了解決現(xiàn)有技術(shù)的問題而提出了一種中頻頻譜監(jiān)測裝置，該中頻頻譜監(jiān)測裝置包括控制及處理單元、A/D采樣單元、現(xiàn)場可編程門陣列(FieldProgrammable Gate Array, FPGA)處理單元；所述FPGA處理單元采用多級下變頻處理技術(shù)，對A/D采樣單元輸出的采樣信號進行多級下變頻處理獲得基帶信號；所述控制及處理單元將從所述FPGA處理單元讀取的基帶信號進行FFT處理后輸出顯示。[0046] 所述基帶信號為頻帶寬度在FFT處理范圍內(nèi)的信號。 所述FPGA處理單元可根據(jù)所述控制及處理單元的控制指令，對A/D采樣單元輸出的采樣信號進行多級下變頻處理，獲得基帶信號；所述FPGA處理單元也可根據(jù)該單元內(nèi)置參數(shù)，對采樣信號進行多級下變頻處理，獲得基帶信號。 圖3為本實用新型中頻頻譜監(jiān)測裝置的結(jié)構(gòu)示意圖，下面結(jié)合圖3，對本實用新型一種中頻頻譜監(jiān)測裝置的結(jié)構(gòu)進行說明，具體如下 本實用新型中頻頻譜監(jiān)測裝置包括A/D采樣單元31、FPGA處理單元32、控制及處理單元33。 圖3中的空心箭頭表示需要監(jiān)測的信號，實心細箭頭表示控制指令，實心粗箭頭表示時鐘信號。 控制及處理單元33將關于模擬預處理及多級變頻處理的控制指令發(fā)送至FPGA處理單元32， FPGA處理單元32對獲得的控制指令進行解碼，將解碼后的關于模擬預處理的控制指令發(fā)送至A/D采樣單元31 。 A/D采樣單元31根據(jù)關于模擬預處理的控制指令對輸入的中頻信號進行模擬預處理及A/D采樣，A/D采樣單元31產(chǎn)生固定頻率的時鐘信號，將時鐘信號及采樣后的信號輸出至FPGA處理單元32。 FPGA處理單元32根據(jù)解碼后的關于多級變頻處理的控制指令、A/D采樣單元31發(fā)送的時鐘信號及數(shù)字下變頻技術(shù)，對A/D采樣單元31輸出的采樣后的信號進行多級下變頻處理獲得基帶信號。 控制及處理單元33從FPGA處理單元32讀取基帶信號，將基帶信號進行FFT處理得到頻譜數(shù)據(jù)，并對頻譜數(shù)據(jù)視頻濾波后輸出顯示。 所述關于模擬預處理的控制指令為A/D采樣單元31中帶通采樣的頻段范圍及衰減率；所述關于多級變頻處理的控制指令為FPGA處理單元32中多級變頻的相關參數(shù)、中心頻率及監(jiān)測頻段范圍。 圖4為本實用新型中頻頻譜監(jiān)測裝置第一較佳實施例的結(jié)構(gòu)示意圖，現(xiàn)結(jié)合圖4，
7對本實用新型的第一較佳實施例的結(jié)構(gòu)進行說明，具體如下 本實施例中，控制及處理單元33采用PC機43，本實施例的中頻頻譜監(jiān)測裝置包括A/D采樣單元31、 FPGA處理單元32及PC機43 ;其中，A/D采樣單元31包括模擬預處理單元311及A/D采樣器312 ;FPGA處理單元32包括低壓差分信號傳輸(Low VoltageDifferential Signal，LVDS)接收單元321、譯碼單元322、多級變頻單元323、緩存單元324及接口芯片交互單元325 ;PC機43包括控制單元431、接口單元432、 FFT處理單元433、顯示單元434及存儲回放單元435。 圖4中的空心箭頭表示需要監(jiān)測的信號，實心細箭頭表示控制指令，實心粗箭頭表示時鐘信號。 A/D采樣單元31中的模擬預處理單元311根據(jù)FPGA處理單元32中的譯碼單元322發(fā)送的關于模擬預處理的控制指令，對輸入的中頻信號進行模擬預處理，并將模擬預處理后的信號輸出至A/D采樣器312。 A/D采樣器312對模擬預處理后的信號進行A/D帶通采樣，并產(chǎn)生固定頻率的時鐘信號，A/D采樣器312將產(chǎn)生的時鐘信號及采樣后的信號輸出至FPGA處理單元32的LVDS接收單元321。所述A/D采樣器312輸出至LVDS接收單元321的采樣信號為符合LVDS標準的采樣信號。所述A/D采樣器312產(chǎn)生的時鐘信號的固定頻率為200MHz ;本實施例選用200MHz采樣主要是考慮衛(wèi)星通信系統(tǒng)中頻的頻率范圍，采樣頻率的N/2倍頻率點不能落入所測量的頻率范圍內(nèi)，且采樣頻率的N/2倍頻率點盡量遠離所測頻率；選擇采樣頻率時考慮到FPGA處理單元32中數(shù)字處理時鐘頻率的要求，采用比較規(guī)整的采樣頻率有利于簡化數(shù)字部分的運算；所述N為自然數(shù)。 其中，模擬預處理單元311包括帶通濾波器組3111、放大器3112及衰減器3113。[0062] 帶通濾波器組3111根據(jù)譯碼單元322發(fā)送的關于帶通采樣的頻段范圍的控制指令，選通帶通濾波器組3111內(nèi)相應的電子開關，對輸入的中頻信號進行抗混疊濾波，并將濾波后的信號輸出至放大器3112 ;所述帶通采樣的頻段范圍為A/D采樣器312A/D帶通采樣的頻段范圍；帶通濾波器組3111的內(nèi)部結(jié)構(gòu)及工作原理為現(xiàn)有技術(shù)的內(nèi)容，在此不再贅述。 放大器3112對濾波后的信號放大后輸出至衰減器3113。衰減器3113根據(jù)FPGA處理單元32中的譯碼單元322發(fā)送的關于衰減率的控制指令，調(diào)節(jié)放大后信號的功率，并將衰減后的信號輸出至A/D采樣器312 ;本實施例中的衰減器3113為數(shù)控衰減器，也可為其他類型的衰減器。放大器3112及衰減器3113共同完成對濾波后信號功率的調(diào)整，使其滿足A/D采樣器312的輸入要求。 FPGA處理單元32中的LVDS接收單元321將A/D采樣單元31中的A/D采樣器312輸出的200MHz的時鐘信號轉(zhuǎn)換為50MHz的主時鐘信號輸出至譯碼單元322及多級變頻單元323，將A/D采樣器312輸出的LVDS標準的采樣信號進行電氣標準轉(zhuǎn)換并輸出至多級變頻單元323。在本實施例中，所述LVDS接收單元321利用本單元內(nèi)部的鎖相環(huán)電路將頻率為200MHz的時鐘信號轉(zhuǎn)換為50MHz的時鐘信號輸出至譯碼單元322及多級變頻單元323 ;將一路200MHz的數(shù)據(jù)轉(zhuǎn)換成4路50MHz的數(shù)據(jù)，起到了串并轉(zhuǎn)換的作用。[0065] 所述LVDS接收單元321輸出至多級變頻單元323的信號為中頻采樣信號，該信號符合晶體管-晶體管邏輯(Transistor-Transistor Logic, TTL)標準。
8[0066] 譯碼單元322根據(jù)LVDS接收單元321輸出的頻率為50MHz的主時鐘信號，對接口 單元432發(fā)送的控制指令進行解碼，發(fā)送關于帶通采樣頻段范圍的控制指令至帶通濾波器 組3111 ;發(fā)送關于衰減率的控制指令至衰減器3112，發(fā)送關于多級變頻處理的相關參數(shù)、 中心頻率及監(jiān)測頻帶寬度的控制指令至多級變頻單元323。 多級變頻單元323根據(jù)LVDS接收單元321輸出的頻率為50MHz的主時鐘信號、譯 碼單元322輸出的關于多級變頻處理的相關參數(shù)、中心頻率及監(jiān)測頻帶寬度的控制指令及 數(shù)字下變頻技術(shù)，將LVDS接收單元321輸出的中頻信號轉(zhuǎn)變?yōu)榛鶐盘栞敵鲋辆彺鎲卧?324。 緩存單元324用于緩存多級變頻單元323輸出的基帶信號，當多級變頻單元323 寫入基帶信號的時鐘與PC機43的接口單元432讀取基帶信號的時鐘不匹配時，緩存單元 324起到緩沖的作用；緩存單元324根據(jù)多級變頻單元323的時鐘信號將多級變頻單元323 輸出的基帶信號存入緩存區(qū)，再根據(jù)所述控制及處理單元33的時鐘信號從緩存區(qū)讀取基 帶信號，并通過接口芯片交互單元325輸出至控制及處理單元33。本實施例中的控制及處 理單元33為PC機43。 接口芯片交互單元325的具體參數(shù)根據(jù)接口單元432的參數(shù)進行配置，便于接口 單元432從FPGA處理單元32的緩存單元324中讀取基帶信號；本實施例中由于PC機43 的接口單元432采用USB接口 ，相應地，接口芯片交互單元325為USB接口芯片交互單元。 由于采用直接一次變頻的模式需要較高階次的濾波器，且需要很復雜的數(shù)控振蕩 器(Numerical Control Oscillator, NC0)產(chǎn)生混頻頻率，混頻乘法要運行在200MHz時鐘 信號下，而采用更多級的變頻模式時，各級變頻單元運行在不同的時鐘信號下，時鐘同步過 程將過于復雜，因此，本實施例所述多級變頻單元323采用三級變頻模式，該單元包括一級 下變頻單元3231、二級下變頻單元3232及三級下變頻單元3233。 —級下變頻單元3231根據(jù)LVDS接收單元321輸出的中頻采樣信號及頻率為 50MHz的主時鐘信號、譯碼單元322輸出的關于多級變頻處理的相關參數(shù)及本單元監(jiān)測頻 段范圍的控制指令，采用劃分信道的方式將監(jiān)測頻段所在信道搬移至零頻，然后通過4倍 抽取及多相濾波降低采樣頻率，輸出采樣頻率為50MHz的信號至二級下變頻單元3232。本 單元所述4倍抽取及多相濾波運行在50MHz的主時鐘信號下；所述關于多級變頻處理的相 關參數(shù)的控制指令為一級下變頻單元3231中關于參數(shù)m取值的控制指令；所述關于本單元 監(jiān)測頻段范圍的控制指令為控制一級下變頻單元3231中數(shù)控振蕩器(Numerical Control Oscillator, NC0)產(chǎn)生的正余弦信號的指令。 圖5為本實用新型FPGA處理單元的一級下變頻單元的結(jié)構(gòu)示意圖，如圖5所示， LVDS接收單元321輸出的采樣頻率為200MHz的中頻信號依次輸入一級下變頻單元3231的 4條支路；當m為奇數(shù)時，輸入一級下變頻單元3231的200MHz的電氣信號與+1或_1運行 乘法運算后，輸入所在支路的濾波器；當m為偶數(shù)時，200MHz的信號直接輸入所在支路的濾 波器；輸入濾波器Hjn)、Hjn)、H3(n)及Hjn)的信號經(jīng)濾波后，與NC0產(chǎn)生的正余弦信號 進行優(yōu)化計算，輸出兩路頻率都為50MHz的正交信號至二級下變頻單元3232。當m為奇數(shù) 時，輸入一級下變頻單元3231的第一個時鐘周期的電氣信號與+1運行乘法運算，則下一個 時鐘周期的電氣信號與-l運行乘法運算，輸入的電氣信號在不同的時鐘周期與士l交替相 乘。所述濾波器& (n) 、H2 (n) 、H3 (n)及H4 (n)為多相濾波器。所述NC0根據(jù)譯碼單元322發(fā)送的本單元監(jiān)測頻段范圍及參數(shù)m取值的控制指令產(chǎn)生相應的正弦信號及余弦信號，利用 正余弦函數(shù)的對稱特性對濾波器&(n)、H2(n)、H3(n)及Hjn)濾波后的信號進行優(yōu)化計算。 所述一級下變頻單元3231輸出至二級下變頻單元3232的兩路正交信號分別為I路信號和 Q路信號。所述抽取及多相濾波技術(shù)為現(xiàn)有技術(shù)的內(nèi)容，在此不再贅述。采用本實施例所述 的一級下變頻單元3231解決了混頻占用乘法器數(shù)量較多、乘法器運行頻率過高的問題。 二級下變頻單元3232將LVDS接收單元321輸出的頻率為50腿z的主時鐘信號 轉(zhuǎn)變?yōu)楸締卧桀l率的時鐘信號，根據(jù)譯碼單元322發(fā)送的關于本單元中心頻率及監(jiān)測 頻段范圍的控制指令，通過混頻將監(jiān)測頻段粗調(diào)至零頻，通過5倍抽取與多相濾波進一步 降低采樣頻率，輸出采樣頻率為lOMHz的復頻率信號至三級下變頻單元3233。所述粗調(diào)為 lMHz的整數(shù)倍調(diào)整。 圖6為本實用新型FPGA處理單元的二級下變頻單元的結(jié)構(gòu)示意圖，如圖6所示， 輸入二級下變頻單元3232的采樣頻率都為50MHz的I路信號和Q路信號與二級下變頻單 元3232中的NCO產(chǎn)生的正余弦信號進行混頻運算后，經(jīng)5倍抽取與多相濾波，輸出采樣頻 率都為lOMHz的I路信號和Q路信號至三級下變頻單元3233。所述I路信號和Q路信號為 正交信號。在二級下變頻單元3232中，混頻運算運行在50MHz時鐘信號下，5倍抽取與多相 濾波運行在lOMHz時鐘信號下；二級下變頻單元3232的鎖相環(huán)電路對接收到的50MHz的主 時鐘信號進行屏蔽過濾，輸出10MHz時鐘信號至5倍抽取與多相濾波。所述二級下變頻單 元3232的NCO根據(jù)根據(jù)譯碼單元322發(fā)送的關于本單元中心頻率及監(jiān)測頻段范圍的控制 指令產(chǎn)生正弦信號及余弦信號；所述關于本單元中心頻率的控制指令為正余弦信號中f。的 取值；所述關于監(jiān)測頻段范圍的控制指令為正余弦信號中f。/fj勺取值；所述f。為本單元需 要監(jiān)測的中心頻率，所述fs為本單元混頻運算的時鐘信號的頻率，所述f。/fs為需要監(jiān)測的 頻帶寬度值。 三級下變頻單元3233將LVDS接收單元321輸出的頻率為50MHz的主時鐘信號轉(zhuǎn) 變?yōu)楸締卧钑r鐘信號，根據(jù)譯碼單元322發(fā)送的關于本單元中心頻率及監(jiān)測頻段范圍 的控制指令，經(jīng)混頻將監(jiān)測頻段細調(diào)至零頻，根據(jù)監(jiān)測的頻段選擇相應的多倍抽取及多相 濾波，對二級下變頻單元3232輸出的信號進行采樣頻率與有效帶寬的調(diào)整，輸出基帶信號 至緩存單元324。所述細調(diào)為0. 2MHz的整數(shù)倍調(diào)整。 圖7為本實用新型FPGA處理單元的三級下變頻單元的結(jié)構(gòu)示意圖，如圖7所示， 輸入三級下變頻單元3233的采樣頻率都為10MHz的I路信號和Q路信號與本單元NCO輸 出的正弦信號及余弦信號混頻后，經(jīng)選擇器選擇的多倍抽取與多相濾波處理后，輸出兩路 正交的基帶信號至緩存單元324。所述多倍抽取與多相濾波包括5倍抽取與多相濾波、2倍 抽取與多相濾波及不抽取與多相濾波。三級下變頻單元3233中的鎖相環(huán)電路將50MHz的 主時鐘信號屏蔽濾波，輸出2MHz的時鐘信號至5倍抽取與多相濾波，輸出5MHz的時鐘信號 至2倍抽取與多相濾波，輸出10MHz的時鐘信號至不抽取與多相濾波。所述混頻運算運行在 10MHz的時鐘信號下。所述三級下變頻單元3233的NCO根據(jù)根據(jù)譯碼單元322發(fā)送的關于 本單元中心頻率及監(jiān)測頻段范圍的控制指令產(chǎn)生正弦信號及余弦信號；所述關于本單元中 心頻率的控制指令為正余弦信號中f。的取值；所述關于監(jiān)測頻段范圍的控制指令為正余弦 信號中f。/fs的取值；所述f。為本單元需要監(jiān)測的中心頻率，所述fs為本單元混頻運算的時 鐘信號的頻率，所述f。/fs為需要監(jiān)測的頻帶寬度值。所述選擇器為三選一選擇器，根據(jù)譯碼單元322發(fā)送的關于本單元監(jiān)測頻段范圍的控制指令，對混頻后的信號選擇5倍抽取與 多相濾波、2倍抽取與多相濾波或不抽取與多相濾波處理；5倍抽取與多相濾波后輸出的基 帶信號的帶寬為lMHz，2倍抽取與多相濾波后輸出的基帶信號的帶寬為2. 5MHz，不抽取與 多相濾波后輸出的基帶信號的帶寬為5MHz ;選擇器通過選擇不同的多倍抽取與多相濾波， 實現(xiàn)輸出基帶信號的帶寬在lMHz至5MHz之間的連續(xù)變化。 由于FPGA處理單元32內(nèi)部的各級下變頻單元使用不同的時鐘頻率，必須對各級 下變頻單元進行時鐘同步處理，才能保證在各級變頻單元間傳輸數(shù)據(jù)時不會產(chǎn)生噪聲；本 實施例中FPGA處理單元32的各級下變頻單元采用統(tǒng)一的頻率為50MHz的主時鐘信號，各 級下變頻單元根據(jù)各自所需的時鐘頻率對主時鐘信號進行屏蔽過濾，保證所有的時鐘沿與 主時鐘信號的一致。 PC機43對通過接口單元432從FPGA處理單元32讀取的基帶信號進行FFT處理， 對FFT處理后的頻譜數(shù)據(jù)進行保存，并將該頻譜數(shù)據(jù)視頻濾波后輸出顯示；PC機43可對已 監(jiān)測的中頻信號的頻譜進行回放；PC機43將關于模擬預處理及多級變頻處理的控制指令 通過接口單元432發(fā)送至FPGA處理單元32的譯碼單元322。 控制單元431將關于模擬預處理及多級變頻處理的控制指令通過接口單元432發(fā) 送至FPGA處理單元32的譯碼單元322。 接口單元432為USB接口，采用EZ-USB FX2系列接口芯片，負責完成FPGA處理單 元32與PC機43之間的基帶信號及控制指令的傳輸。FFT處理單元433將接口單元432從FPGA處理單元32中的緩存單元324讀取的
基帶信號進行FFT處理后得到頻譜數(shù)據(jù)，對頻譜數(shù)據(jù)進行視頻濾波，將頻譜數(shù)據(jù)及該頻譜
數(shù)據(jù)視頻濾波后的數(shù)據(jù)輸出至存儲回放單元435，將所述頻譜數(shù)據(jù)視頻濾波后的數(shù)據(jù)輸出
至顯示單元434 ;所述FFT處理技術(shù)為現(xiàn)有技術(shù)的內(nèi)容，在此不再贅述。 顯示單元434將FFT處理單元433輸出的視頻濾波后的數(shù)據(jù)輸出顯示。 存儲回放單元435根據(jù)回放及監(jiān)測頻段的控制指令，將保存的頻譜數(shù)據(jù)及該頻譜
數(shù)據(jù)對應的視頻濾波后的數(shù)據(jù)輸出至顯示單元434顯示。 上述較佳實施例中，PC機43的接口單元432可選用其他類型的通信接口 ，不局限 于USB接口這類通信接口 ，相應地，F(xiàn)PGA處理單元32中的接口芯片交互單元325采用與PC 機43的通信接口匹配的交互單元。 本實用新型中頻頻譜監(jiān)測裝置硬件結(jié)構(gòu)簡單，只有少量的模擬電路，成本較低，體 積較?。挥捎诓捎脦ú蓸佣ɡ?，對衛(wèi)星通信中頻信號具有較強的針對性，采用了視頻濾波 等方法，頻譜顯示效果較好，且該裝置穩(wěn)定可靠。 綜上所述，以上為本實用新型的較佳實施例，并非用來限定本實用新型的保護范 圍。凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本 實用新型的保護范圍之內(nèi)。
權(quán)利要求一種中頻頻譜監(jiān)測裝置，其特征在于，該裝置包括控制及處理單元、模擬數(shù)字轉(zhuǎn)換A/D采樣單元及現(xiàn)場可編程門陣列FPGA處理單元；所述現(xiàn)場可編程門陣列FPGA處理單元對模擬數(shù)字轉(zhuǎn)換A/D采樣單元輸出的采樣信號進行多級下變頻處理獲得基帶信號；所述控制及處理單元將從所述現(xiàn)場可編程門陣列FPGA處理單元讀取的基帶信號快速傅立葉變換FFT處理后輸出顯示。
2. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述A/D采樣單元包括模擬預處理單元及 A/D采樣器；所述模擬預處理單元根據(jù)FPGA處理單元發(fā)送的關于模擬預處理的控制指令對輸入的 中頻信號進行帶通濾波、放大及衰減，將衰減后的信號輸出至A/D采樣器；所述A/D采樣器對衰減后的信號進行A/D帶通采樣，并產(chǎn)生固定頻率的時鐘信號，將A/ D采樣后的信號及時鐘信號輸出至FPGA處理單元。
3. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述FPGA處理單元包括低壓差分信號傳 輸LVDS接收單元、譯碼單元、多級變頻單元、緩存單元及接口芯片交互單元；所述LVDS接收單元將A/D采樣器輸出的固定頻率的時鐘信號轉(zhuǎn)換為主時鐘信號輸出 至所述譯碼單元及所述多級變頻單元，將A/D采樣器輸出的低壓差分信號傳輸LVDS標準的 采樣信號轉(zhuǎn)換為晶體管_晶體管邏輯TTL標準的信號輸出至所述多級變頻單元；所述譯碼單元根據(jù)所述LVDS接收單元發(fā)送的主時鐘信號，對所述控制及處理單元發(fā) 送的關于模擬預處理及多級變頻處理的控制指令進行解碼，將解碼后的關于模擬預處理的 控制指令發(fā)送至所述A/D采樣單元，將解碼后的關于多級變頻處理的控制指令發(fā)送至所述 多級變頻單元；所述多級變頻單元根據(jù)LVDS接收單元輸出的主時鐘信號、譯碼單元輸出的關于多級 變頻處理的控制指令及多級下變頻處理技術(shù)，將LVDS接收單元輸出的中頻信號轉(zhuǎn)變?yōu)榛?帶信號輸出至所述緩存單元；所述緩存單元根據(jù)多級變頻單元的時鐘信號將多級變頻單元輸出的基帶信號存入緩 存區(qū)，根據(jù)所述控制及處理單元的時鐘信號將從緩存區(qū)讀取的基帶信號輸出至所述接口芯 片交互單元；所述接口芯片交互單元與所述控制及處理單元進行信號傳輸。
4. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述控制及處理單元包括FFT處理單元、 控制單元、顯示單元及接口單元；所述控制單元將關于模擬預處理及多級變頻處理的控制指令通過所述接口單元發(fā)送 至所述FPGA處理單元；所述FFT處理單元將所述接口單元從所述FPGA處理單元讀取的基帶信號進行FFT處 理獲得頻譜數(shù)據(jù)，將頻譜數(shù)據(jù)視頻濾波后輸出至顯示單元；所述顯示單元將接收到的視頻濾波后的頻譜數(shù)據(jù)輸出顯示。
5. 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述控制及處理單元進一步包括存儲回 放單元；所述用于存儲FFT處理后的頻譜數(shù)據(jù)及該頻譜數(shù)據(jù)對應的視頻濾波后的數(shù)據(jù)的存儲 回放單元，根據(jù)所述控制單元發(fā)送的回放及關于監(jiān)測頻譜范圍的控制指令，輸出該頻譜范圍對應的視頻濾波后的數(shù)據(jù)至顯示單元顯示。
6. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述模擬預處理單元包括帶通濾波器組、 放大器及衰減器；所述帶通濾波器組根據(jù)FPGA處理單元發(fā)送的關于模擬預處理的控制指令，對輸入的 中頻信號進行抗混疊濾波，將濾波后的信號輸出至所述放大器； 所述放大器對濾波后的信號進行放大后輸出至所述衰減器；所述衰減器根據(jù)FPGA處理單元發(fā)送的關于模擬預處理的控制指令調(diào)節(jié)放大后信號的 功率，將衰減后的信號輸出至A/D采樣器。
7. 根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述多級變頻單元包括一級下變頻單元、 二級下變頻單元及三級下變頻單元；所述一級下變頻單元根據(jù)LVDS接收單元輸出的主時鐘信號及譯碼單元發(fā)送的關于多 級變頻處理的控制指令，采用劃分信道的方式將監(jiān)測頻段所在信道搬移至零頻，通過4倍 抽取及多相濾波后輸出信號至二級下變頻單元；所述二級下變頻單元將LVDS接收單元輸出的主時鐘信號轉(zhuǎn)變?yōu)樗桀l率的時鐘信 號，根據(jù)譯碼單元發(fā)送的關于多級變頻處理的控制指令，將輸入信號與數(shù)控振蕩器NC0輸 出的正余弦信號混頻，將監(jiān)測頻段調(diào)整至零頻，經(jīng)5倍抽取與多相濾波后輸出信號至三級 下變頻單元；所述三級下變頻單元將LVDS接收單元輸出的主時鐘信號轉(zhuǎn)變?yōu)樗桀l率的時鐘信 號，根據(jù)譯碼單元發(fā)送的關于多級變頻處理的控制指令，與NCO輸出的正余弦信號混頻，將 監(jiān)測頻段調(diào)整至零頻，根據(jù)監(jiān)測的頻段選擇多倍抽取及多相濾波，對二級下變頻單元輸出 的信號進行采樣頻率與帶寬的調(diào)整，輸出基帶信號至所述緩存單元。
專利摘要本實用新型公開了一種中頻頻譜監(jiān)測裝置，該裝置的現(xiàn)場可編程門陣列FPGA處理單元對模擬數(shù)字轉(zhuǎn)換A/D采樣單元輸出的采樣信號進行多級下變頻處理獲得基帶信號；控制及處理單元將從所述現(xiàn)場可編程門陣列FPGA處理單元讀取的基帶信號快速傅立葉變換FFT處理后輸出顯示。本實用新型中頻頻譜監(jiān)測裝置通過將衛(wèi)星通信中頻信號多級變頻到FFT處理的頻段范圍內(nèi)，采用本實用新型中頻頻譜監(jiān)測裝置能夠?qū)χ蓄l信號進行實時監(jiān)測，對衛(wèi)星通信系統(tǒng)中頻信號具有較強的針對性。
文檔編號G01R23/165GK201464557SQ200920106528
公開日2010年5月12日 申請日期2009年3月16日 優(yōu)先權(quán)日2009年3月16日
發(fā)明者劉濤, 卞韓城, 吳明明, 張銳, 楊舒農(nóng), 祁立學, 邵嘯 申請人:邵嘯;吳明明;祁立學;張銳;楊舒農(nóng);卞韓城;劉濤