專利名稱：?jiǎn)伟鍍?nèi)器件的邊界掃描方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其涉及一種單板內(nèi)器件的邊界掃描方法及裝置。
背景技術(shù)：
目前設(shè)計(jì)的數(shù)字硬件單板密度很高，功能更為強(qiáng)大，板內(nèi)器件種類繁多。這就給單 板的生產(chǎn)維護(hù)帶來很多困難和不便。為了對(duì)單板內(nèi)的器件進(jìn)行測(cè)試，現(xiàn)有技術(shù)提供一種單 板內(nèi)器件通用的檢測(cè)方法，該方法采用邊界掃描技術(shù)(Joint Test Action Group，JTAG)對(duì) 單板內(nèi)的器件進(jìn)行檢測(cè)，JTAG最初是用來對(duì)芯片進(jìn)行測(cè)試的，JTAG的基本原理是在器件內(nèi) 部定義一個(gè)測(cè)試訪問口 (Test Access Port, TAP)通過專用的JTAG測(cè)試工具對(duì)進(jìn)行內(nèi)部節(jié) 點(diǎn)進(jìn)行測(cè)試。JTAG測(cè)試允許多個(gè)器件通過JTAG接口串聯(lián)在一起，形成一個(gè)JTAG鏈，能實(shí)現(xiàn) 對(duì)各個(gè)器件分別測(cè)試，所以在JTAG技術(shù)中，需要將單板上各器件的JTAG管腳串聯(lián)，形成掃 描鏈，進(jìn)而對(duì)掃描鏈上的器件完成邊界掃描。 在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)存在如下問題 現(xiàn)有技術(shù)的方案，如果單板內(nèi)的器件較多，器件的JTAG管腳之間的連接關(guān)系將會(huì)
較復(fù)雜。

發(fā)明內(nèi)容
為了能夠簡(jiǎn)化JTAG管腳之間的連接關(guān)系，本發(fā)明的一方面，提供了一種單板內(nèi) 器件的邊界掃描方法，所述單板包括第一可編程邏輯器件PLD、待檢測(cè)器件和第一 JTAG Jacket ;其中所述第一JTAG Jacket和所述待檢測(cè)器件的JTAG管腳分別連接在所述第一可 編程邏輯器件的輸入輸出管腳Bank上；所述Bank的工作電平為其連接器件的工作電平，所 述方法包括 通過所述第一 PLD將所述待檢測(cè)器件與所述第一 JTAG Jacket串聯(lián)； 從所述第一 JTAG Jacket接收J(rèn)TAG檢測(cè)信號(hào)，對(duì)所述串聯(lián)的待檢測(cè)器件進(jìn)行邊界掃描。 本發(fā)明的另一方面，提供了一種單板內(nèi)器件的邊界掃描裝置，包括第一可編程邏 輯器件PLD、待檢測(cè)器件和第一 JTAG Jacket ;其中所述第一 JTAG Jacket和所述待檢測(cè)器件 的JTAG管腳分別連接在所述第一可編程邏輯器件的輸入輸出管腳Bank上；所述Bank的工 作電平為其連接器件的工作電平。 由上述所提供的技術(shù)方案可以看出，本發(fā)明實(shí)施例的技術(shù)方案待檢測(cè)器件的JTAG 管腳和JTAG EPLD連接，由于JTAG EPLD的Bank工作電平可以調(diào)節(jié)為連接在該Bank上的 器件的工作電平，因而不需要額外的電平轉(zhuǎn)換電路，可以簡(jiǎn)化待檢測(cè)器件的JTAG管腳的連 接關(guān)系，進(jìn)而可簡(jiǎn)化BOM清單；并且該檢測(cè)信號(hào)均通過JTAG EPLD發(fā)送，檢測(cè)信號(hào)傳送的距 離短，信號(hào)質(zhì)量好。


圖1為本發(fā)明一實(shí)施例提供的一種單板內(nèi)器件的邊界掃描方法的流程示意圖；
圖2為本發(fā)明另一一實(shí)施例提供的一種單板內(nèi)器件的結(jié)構(gòu)示意圖；
圖3為本發(fā)明一實(shí)施例提供的一種單板內(nèi)器件的邊界掃描方法的流程示意圖；
圖4為本發(fā)明一實(shí)施例提供的一種單板內(nèi)器件的邊界掃描方法中改變待檢測(cè)器 件后的單板內(nèi)器件的結(jié)構(gòu)示意圖； 圖5為本發(fā)明一實(shí)施例提供的一種單板內(nèi)器件的邊界掃描方法中實(shí)現(xiàn)Boot加載 時(shí)的單板內(nèi)器件的結(jié)構(gòu)示意具體實(shí)施例方式
本發(fā)明實(shí)施方式提供了一種單板內(nèi)器件的邊界掃描方法，單板包括第一可編 程邏輯器件(Programmable Logic Device, PLD)，如可擦除可編輯邏輯器件(Erasable Programmable Logic Device, EPU)) 、 CPU)、現(xiàn)場(chǎng)可編程門陣列(FieldProgr翻able Gate Array, FPGA)等，為了描述的方便，下述敘述中第一 PLD以JTAG EPLD為例進(jìn)行說明。
在本實(shí)施中，單板包括JTAG EPLD、待檢測(cè)器件和第一JTAG Jacket ;其中該待檢測(cè) 器件的JTAG管腳，以及該第一 JTAG Jacket分別連接在該JTAGEPLD的輸入輸出管腳Bank 上；且該Bank的工作電平為連接在該Bank上的器件的工作電平，上述JTAG Jacket在為 JTAG插口，可以與JTAG測(cè)試設(shè)備連接。在如圖1所示的流程示意圖中，包括如下步驟
Sll、通過JTAG EPLD將待檢測(cè)器件與第一 JTAG Jacket串聯(lián)；
可以從待檢測(cè)器件選擇一個(gè)或多個(gè)(二個(gè)或二個(gè)以上)器件，與JTAG Jacket串 聯(lián)形成JTAG掃描鏈。其中成鏈的方案可以采用EPLD編程語言實(shí)現(xiàn)，如Verilog ;在CPU的 控制之下，如CPU通過配置JTAG EPLD內(nèi)的寄存器，就可以形成不同的掃描鏈。
S12、從第一 JTAG Jacket接收J(rèn)TAG檢測(cè)信號(hào)，對(duì)該串聯(lián)的待檢測(cè)的器件進(jìn)行邊界 掃描。 上述Bank可以為JTAG EPLD中的一對(duì)管腳，上述待檢測(cè)的器件可以為單板內(nèi)需要 檢測(cè)的電子器件，如CPU、 FPGA等。 可選的，上述單板還可以包括第二JTAG Jacket,該第二 JTAG Jacket與JTAG EPLD 的JTAG管腳相連，通過所述第二 JTAG Jacket為JTAG EPLD在線加載軟件。上述對(duì)JTAG EPLD在線加載軟件的方法實(shí)際為，軟件加載器件通過第二 JTAG Jacket與JTAG EPLD相連， 并完成對(duì)JTAG EPLD的在線加載軟件。 上述軟件加載器件可以為CPU或JTAG調(diào)試儀器等。 本實(shí)施例提供的方法中，待檢測(cè)器件的JTAG管腳和JTAG EPLD連接，由于JTAG EPLD的Bank工作電平可以調(diào)節(jié)為連接在該Bank上的器件的工作電平，因而不需要額外的 電平轉(zhuǎn)換電路，可以簡(jiǎn)化待檢測(cè)器件的JTAG管腳的連接關(guān)系，進(jìn)而可簡(jiǎn)化BOM清單；并且該 檢測(cè)信號(hào)均通過JTAG EPLD發(fā)送，檢測(cè)信號(hào)傳送的距離短，信號(hào)質(zhì)量好；進(jìn)一步的，待檢測(cè) 器件的連接方式可以通過軟件實(shí)現(xiàn)，所以不需要改變器件的焊接點(diǎn)，成鏈方式較靈活。
本發(fā)明的另一實(shí)施例提供的方法，可以應(yīng)用于如圖2所示的單板中，該單板內(nèi)器 件具體可以包括JTAG EPLD 21(這里的JTAG EPLD已經(jīng)通過第二 JTAG Jacket (圖中未 畫出)完成了軟件的加載)、第一 JTAG Jacket 22、 DSP23、專用集成電路24(A卯lication
4Specific Integrated Circuit,ASIC)、第一集成電路(Integrated Circuit, IC)器件25、 CPU 26、PLD 27、FPGA 28和第二 IC器件29 ;其中，DSP23、ASIC24、第一 IC器件25、 CPU26、 PLD27、 FPGA 28和第二 IC器件29可以為待檢測(cè)的器件；上述JTAG EPLD21中與第一 JTAG Jacket22、第一 IC器件、CPU26、PLD27、FPGA28相連的Bank的工作電平為3. 3V ;JTAGEPLD21 中與第二IC器件相連的Bank的工作電平為2. 5V ;JTAG EPLD21中與DSP23、ASIC24相連的 Bank的工作電平為1. 8V ;需要說明的是，上述第一 JTAGJacket 22、DSP23、ASIC24、第一 IC 器件25、CPU 26、PLD 27、FPGA 28和第二 IC器件29與JTAG EPLD21相連的管腳均為JTAG 在如圖3所示的流程示意圖中，包括如下步驟 S31、通過JTAG EPLD 21將單板內(nèi)待檢測(cè)的器件與第一 JTAG Jacket 22串聯(lián)；
實(shí)現(xiàn)S31的具體方法可以為，通過JTAG EPLD 21將DSP23、ASIC24、第一 IC器件、 CPU 26、EPLD27、FPGA28、第二 IC器件29和第一 JTAG Jacket 22按順序串聯(lián)；當(dāng)然在實(shí)際 情況中，該串聯(lián)也可以不按上述順序串聯(lián)，該串聯(lián)只需包括所有的待檢測(cè)的器件即可。實(shí)現(xiàn) 上述串聯(lián)的方法可以參見Sll中的相關(guān)描述。 可選的，在實(shí)際情況中，該待檢測(cè)的器件還可以為單個(gè)器件，如單獨(dú)對(duì)CPU進(jìn)行檢 測(cè)，此時(shí)，只需將第一 JTAG Jacket和CPU串聯(lián)即可。 S32、 JTAG EPLD21從第一 JTAG Jacket22接收檢測(cè)信號(hào)，對(duì)待檢測(cè)的器件按串聯(lián) 順序發(fā)送檢測(cè)信號(hào)，完成對(duì)待檢測(cè)的器件檢測(cè)。 上述完成S32的具體步驟可以包括第一 JTAG Jacket22通過JTAG EPLD21將檢 測(cè)信號(hào)發(fā)送給CPU26，如CPU26檢測(cè)正常，則該檢測(cè)信號(hào)通過JTAGEPLD21傳遞到PLD27，如 PLD27檢測(cè)正常，則該檢測(cè)信號(hào)通過JTAG EPLD21傳遞到第一 IC器件，如第一 IC器件檢測(cè) 正常，則該檢測(cè)信號(hào)通過JTAG EPLD21傳遞到下一個(gè)器件直至所有的器件均檢測(cè)完畢為止。
可選的，當(dāng)完成對(duì)待檢測(cè)的器件的檢測(cè)后，還需要對(duì)改變后的待檢測(cè)器件進(jìn)行檢 測(cè)時(shí)，這里以FPGA28為例進(jìn)行說明，將待檢測(cè)器件改變成FPGA28后，單板的內(nèi)器件的結(jié)構(gòu) 示意圖如圖4所示，在如圖3所示的流程示意圖中，該方法還可以包括
S33、通過JTAG EPLD21將第一 JTAG Jacket22與FPGA28串聯(lián)；
S34、第一 JTAG Jacket22通過JTAG EPLD21將檢測(cè)信號(hào)發(fā)送給FPGA28完成檢測(cè)。
另外，可選的，在S32之后，上述方法還可以包括控制PLD27完成啟動(dòng)程序Boot的 加載，實(shí)現(xiàn)Boot的加載的單板內(nèi)器件結(jié)構(gòu)圖如圖5所示，加載過程如下操作
S35、通過JTAG EPLD21將PLD27與CPU26連接，且還通過JTAG EPLD21將PLD27 與第一 JTAG Jacket22連接； S36、 JTAG EPLD21接收到CPU26的加載命令和第一 JTAG Jacket22的加載命令后， 根據(jù)選擇命令從CPU26和第一 JTAG Jacket22中選擇一個(gè)控制PLD27完成對(duì)單板Boot的 加載。 如上述選擇命令選擇第一 JTAG Jacket22，則完成S36的方法可以包括第一 JTAG Jacket22將加載命令發(fā)送給JTAG EPLD21， JTAG EPLD21將該加載命令發(fā)送給PLD27以控 制PLD27完成對(duì)單板Boot的加載。 如上述選擇命令選擇CPU26，則完成S36的方法具體可以包括CPU26將控制命令 發(fā)送給JTAG EPLD21， JTAG EPLD21將該加載命令發(fā)送給PLD27以控制PLD27完成對(duì)單板
5Boot的加載。 上述JTAG EPLD接收CPU的加載命令和第一 JTAG Jacket的加載命令的具體實(shí)現(xiàn) 方式可以是，JTAG EPLD接收CPU和第一 JTAG Jacket分別發(fā)送的加載命令，也可以是JTAG EPLD接收由CPU轉(zhuǎn)發(fā)的第一 JTAG Jacket的加載命令和CPU發(fā)送的其自身的加載命令。
進(jìn)一步的，在步驟S31之前，本實(shí)施例提供的方法還可以包括，通過JTAGEPLD的 JTAG引腳為該JTAG EPLD在線加載軟件。 如JTAG EPLD的JTAG引腳與JTAG Jacket相連，在JTAG EPLD上電或者復(fù)位后， 通過該JTAG Jacket控制JTAG EPLD在線加載軟件。 本實(shí)施例提供的方法中，待檢測(cè)器件的JTAG管腳和JTAG EPLD連接，由于JTAG EPLD的Bank工作電平可以調(diào)節(jié)為連接在該Bank上的器件的工作電平，因而不需要額外的 電平轉(zhuǎn)換電路，可以簡(jiǎn)化待檢測(cè)器件的JTAG管腳的連接關(guān)系，進(jìn)而可簡(jiǎn)化BOM清單；并且該 檢測(cè)信號(hào)均通過JTAG EPLD發(fā)送，檢測(cè)信號(hào)傳送的距離短，信號(hào)質(zhì)量好；進(jìn)一步的，待檢測(cè) 器件的連接方式可以通過軟件實(shí)現(xiàn)，所以不需要改變器件的焊接點(diǎn)，成鏈方式較靈活。
本發(fā)明還提供一種單板內(nèi)器件的檢測(cè)裝置，包括第一PLD、待檢測(cè)器件和第一 JTAG Jacket ;其中該第一JTAG Jacket和該待檢測(cè)器件的JTAG管腳分別連接在該第一PLD 的輸入輸出管腳Bank上；且Bank的工作電平為連接在其上的器件的工作電平。
可選的，上述裝置還包括 串聯(lián)單元，用于通過所述第一 PLD將所述待檢測(cè)器件與所述第一 JTAGJacket串聯(lián)。 上述串聯(lián)的具體實(shí)現(xiàn)可以參見Sll中的相關(guān)描述。 當(dāng)完成串聯(lián)后，第一 JTAG Jacket通過第一 PLD完成對(duì)待檢測(cè)器件的邊界掃描。
可選的，上述待檢測(cè)器件至少為二個(gè)。 可選的，如所述待檢測(cè)的器件包括CPU和第二 PLD，且第二 PLD通過第一 PLD與 CPU連接，還通過第一 PLD將第二 PLD與第一 JTAG Jacket連接；上述裝置還包括
加載單元，用于在第一 PLD接收到CPU的加載命令和第一 JTAG Jacket的加載命 令后，根據(jù)選擇命令從CPU和第一 JTAG Jacket中選擇一個(gè)控制第二 PLD完成對(duì)單板Boot 的加載。 可選的，上述單板還包括第二JTAG Jacket，第二JTAG Jacket與第一PLD的JTAG
管腳連接，并用于通過第二 JTAG Jacket為第一 PLD在線軟件加載。 在線軟件加載的具體實(shí)現(xiàn)可以參見上述方法實(shí)施例中的相關(guān)描述。 本實(shí)施例提供的裝置中，所有的待檢測(cè)的器件的JTAG管腳均是和第一 PLD連接
的，由于第一 PLD的Bank工作電平可以調(diào)節(jié)為連接在該Bank上的器件的工作電平，因而不
需要額外的電平轉(zhuǎn)換電路，可以簡(jiǎn)化待檢測(cè)器件的JTAG管腳的連接關(guān)系，進(jìn)而可簡(jiǎn)化BOM
清單；并且該檢測(cè)信號(hào)均通過第一 PLD發(fā)送，檢測(cè)信號(hào)傳送的距離短，信號(hào)質(zhì)量好；進(jìn)一步
的，待檢測(cè)器件的連接方式可以通過軟件實(shí)現(xiàn)，所以不需要改變器件的焊接點(diǎn)，成鏈方式較靈活。 本領(lǐng)域技術(shù)人員可以理解附圖只是一個(gè)優(yōu)選實(shí)施例的示意圖，附圖中的模塊或流 程并不一定是實(shí)施本發(fā)明所必須的。 本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分步驟可以通
6過程序來指令相關(guān)的硬件完成，所述的程序可以存儲(chǔ)于一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，包括方法實(shí)施例的步驟之一或其組合。 綜上所述，本發(fā)明具體實(shí)施方式
提供的技術(shù)方案，具有單板內(nèi)檢測(cè)器件連接關(guān)系
簡(jiǎn)單，檢測(cè)信號(hào)傳送距離短，信號(hào)質(zhì)量好，BOM清單少，成鏈方式靈活的優(yōu)點(diǎn)。 以上對(duì)本發(fā)明實(shí)施例進(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個(gè)例對(duì)本發(fā)明的原理及
實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；
同時(shí)，對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實(shí)施方式
及應(yīng)用范圍上均會(huì)
有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對(duì)本發(fā)明的限制。
權(quán)利要求
一種單板內(nèi)器件的邊界掃描方法，其特征在于，所述單板包括第一可編程邏輯器件PLD、待檢測(cè)器件和第一JTAG Jacket；其中所述第一JTAG Jacket和所述待檢測(cè)器件的JTAG管腳分別連接在所述第一可編程邏輯器件的輸入輸出管腳Bank上；所述Bank的工作電平為其連接器件的工作電平，所述方法包括通過所述第一PLD將所述待檢測(cè)器件與所述第一JTAG Jacket串聯(lián)；從所述第一JTAG Jacket接收J(rèn)TAG檢測(cè)信號(hào)，對(duì)所述串聯(lián)的待檢測(cè)器件進(jìn)行邊界掃描。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述待檢測(cè)器件至少為二個(gè)。
3. 根據(jù)權(quán)利要求1-2所述的任一方法，其特征在于，如所述待檢測(cè)器件包括CPU和第二 PLD，且所述第二 PLD通過所述第一 PLD與所述CPU連接，該第二 PLD還通過所述第一 PLD 與所述第一 JTAG Jacket連接，所述方法還包括所述第一 PLD接收到所述CPU的加載命令和所述第一 JTAG Jacket的加載命令后，根 據(jù)選擇命令從所述CPU和所述第一 JTAG Jacket中選擇一個(gè)控制所述第二 PLD完成單板啟 動(dòng)程序Boot的加載。
4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，所述根據(jù)選擇命令從所述CPU和所述第一 JTAG Jacket中選擇一個(gè)控制所述第二 PLD完成對(duì)單板Boot的加載包括所述CPU通過所述第一 PLD向所述第二 PLD發(fā)送加載命令，并通過所述加載命令控制 所述第二 PLD完成單板Boot的加載；或所述第一 JTAG Jacket通過所述第一 PLD向所述第二 PLD發(fā)送加載命令，并通過所 述加載命令控制所述第二 PLD完成單板Boot的加載。
5. 根據(jù)權(quán)利要求1-2所述的任一方法，其特征在于，所述單板還包括第二 JTAG Jacket,所述第二 JTAG Jacket與所述第一 PLD的JTAG管腳連接，所述方法還包括通過所述第二 JTAG Jacket為所述第一 PLD在線加載軟件。
6. —種單板內(nèi)器件的邊界掃描裝置，其特征在于，包括第一可編程邏輯器件PLD、待 檢測(cè)器件和第一JTAG Jacket ;其中所述第一JTAG Jacket和所述待檢測(cè)器件的JTAG管腳 分別連接在所述第一可編程邏輯器件的輸入輸出管腳Bank上；所述Bank的工作電平為其 連接器件的工作電平。
7. 根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述裝置還包括 串聯(lián)單元，用于通過所述第一 PLD將所述待檢測(cè)器件與所述第一 JTAG Jacket串聯(lián)。
8. 根據(jù)權(quán)利要求6或7之一所述的裝置，其特征在于，所述待檢測(cè)器件至少為二個(gè)。
9. 根據(jù)權(quán)利要求6或7所述的裝置，其特征在于，如所述待檢測(cè)的器件包括CPU和第 二 PLD，且所述第二 PLD通過所述第一 PLD與CPU連接，該第二 PLD還通過所述第一 PLD與 第一 JTAG Jacket連接，則所述裝置還包括加載單元，用于在所述第一 PLD接收到所述CPU的加載命令和所述第一 JTAG Jacket 的加載命令后，根據(jù)選擇命令從所述CPU和所述第一 JTAG Jacket中選擇一個(gè)控制所述第 二 PLD完成單板啟動(dòng)程序Boot的加載。
10. 根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述裝置還包括第二 JTAG Jacket,所述 第二 JTAG Jacket與所述第一 PLD的JTAG管腳連接，通過所述第二 JTAG Jacket為所述第 一PLD在線加載軟件。
全文摘要
本發(fā)明提供了一種單板內(nèi)器件的邊界掃描方法及裝置，該方法及裝置屬于網(wǎng)絡(luò)通信領(lǐng)域，所述單板包括第一可編程邏輯器件PLD、待檢測(cè)器件和第一JTAG Jacket；其中所述第一JTAG Jacket和所述待檢測(cè)器件的JTAG管腳分別連接在所述第一可編程邏輯器件的輸入輸出管腳Bank上；所述Bank的工作電平為其連接器件的工作電平，所述方法包括通過所述第一PLD將所述待檢測(cè)器件與所述第一JTAG Jacket串聯(lián)；從所述第一JTAG Jacket接收J(rèn)TAG檢測(cè)信號(hào)，對(duì)所述串聯(lián)的待檢測(cè)器件進(jìn)行邊界掃描。本發(fā)明具有單板內(nèi)檢測(cè)器件連接關(guān)系簡(jiǎn)單，檢測(cè)信號(hào)傳送距離短，信號(hào)質(zhì)量好，BOM清單少，成鏈方式靈活的優(yōu)點(diǎn)。
文檔編號(hào)G01R31/317GK101776728SQ20101010440
公開日2010年7月14日 申請(qǐng)日期2010年1月27日 優(yōu)先權(quán)日2010年1月27日
發(fā)明者曾文虹 申請(qǐng)人:華為技術(shù)有限公司