專(zhuān)利名稱(chēng)：一種多通道并行隔離a/d采集處理方法
技術(shù)領(lǐng)域：
本發(fā)明是屬于傳感器測(cè)量技術(shù)領(lǐng)域，特別是一種多通道并行隔離A/D采集處理方法。
背景技術(shù)：
在工業(yè)控制與測(cè)量領(lǐng)域，尤其是過(guò)程控制、故障診斷系統(tǒng)和測(cè)試系統(tǒng)中，需要實(shí)時(shí)檢測(cè)某些設(shè)備、系統(tǒng)或過(guò)程的多個(gè)不同物理量(如壓力、溫度等)。每個(gè)物理量由特定類(lèi)型的傳感器或變換器提供，其輸出的模擬電壓信號(hào)需要不同的信號(hào)調(diào)理電路參數(shù)，如增益、采樣率和阻抗緩沖等。目前現(xiàn)有的多通道數(shù)據(jù)采集系統(tǒng)主要有兩種實(shí)現(xiàn)方式一是采用多通道分時(shí)切換方式，只用一個(gè)單通道A/D轉(zhuǎn)換器完成多通道數(shù)據(jù)采集，這種方式的實(shí)時(shí)性差， 無(wú)法實(shí)現(xiàn)多通道同時(shí)采樣；二是采用多輸入通道A/D轉(zhuǎn)換器捕獲多個(gè)被測(cè)物理量，這種方式能夠?qū)崿F(xiàn)同時(shí)采集，但是每個(gè)通道的采樣率一樣，不能調(diào)節(jié)，只適合所有被測(cè)物理量頻率特性一致的情況。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是針對(duì)現(xiàn)有技術(shù)的不足，提出一種可靠性高、實(shí)時(shí)性強(qiáng)、適合被測(cè)物理量頻率特性不同的多通道并行隔離A/D采集處理方法。本發(fā)明所要解決的技術(shù)問(wèn)題是通過(guò)以下的技術(shù)方案來(lái)實(shí)現(xiàn)的。本發(fā)明是一種多通道并行隔離A/D采集處理方法，其特點(diǎn)是，該方法的電路由輸入隔離電路、信號(hào)調(diào)理電路、 數(shù)字隔離器和FPGA組成，對(duì)多通道、不同類(lèi)型傳感器輸出的模擬電壓信號(hào)進(jìn)行并行輸入隔離采集，每個(gè)通道輸入的模擬電壓信號(hào)依次通過(guò)輸入隔離電路、信號(hào)調(diào)理電路和數(shù)字隔離器傳送至FPGA ；每個(gè)通道的輸入隔離電路與信號(hào)調(diào)理電路連接的一端的地電位相異，通道之間沒(méi)有接地回路的互連；信號(hào)調(diào)理電路由增益調(diào)節(jié)電路和高精度的Σ -ΔΑ/D轉(zhuǎn)換器構(gòu)成，模擬電壓信號(hào)經(jīng)輸入隔離電路后送入增益調(diào)節(jié)電路，再經(jīng)Σ -ΔΑ/D轉(zhuǎn)換器，轉(zhuǎn)換后生成串行數(shù)字量SD0，同時(shí)輸出一個(gè)串行移位時(shí)鐘SCLK和轉(zhuǎn)換完成標(biāo)志信號(hào)READY ；串行數(shù)字量SDO經(jīng)數(shù)字隔離器輸出，再通過(guò)FPGA進(jìn)行串并轉(zhuǎn)換處理，實(shí)現(xiàn)多通道并行隔離A/D采集處理。本發(fā)明所要解決的技術(shù)問(wèn)題還可以通過(guò)以下的技術(shù)方案來(lái)進(jìn)一步實(shí)現(xiàn)。以上所述的采集處理方法，其特點(diǎn)是，所述的FPGA的內(nèi)部電路包括輸入單元、輸出單元、時(shí)鐘分頻器、驅(qū)動(dòng)器、同步信號(hào)控制邏輯、移位寄存器、鎖存器和存儲(chǔ)器；外部輸入時(shí)鐘CLOCK經(jīng)過(guò)輸入單元進(jìn)入時(shí)鐘分頻器，再經(jīng)驅(qū)動(dòng)器將主時(shí)鐘MCLK信號(hào)傳送至輸出單元，同時(shí)外部輸入時(shí)鐘CLOCK經(jīng)過(guò)同步信號(hào)控制邏輯生成控制信號(hào)CONV傳送至輸出單元；每個(gè)通道的串行數(shù)字量SD0、串行移位時(shí)鐘SCLK和轉(zhuǎn)換完成標(biāo)志信號(hào)READY依次通過(guò)移位寄存器、鎖存器和存儲(chǔ)器傳送至輸出單元；輸入單元和輸出單元完成接口處理功能；時(shí)鐘分頻器和驅(qū)動(dòng)器用來(lái)生成每個(gè)通道Σ -ΔΑ/D轉(zhuǎn)換器的主時(shí)鐘MCLK，從而控制Σ -ΔΑ/D轉(zhuǎn)換器的采樣率；同步信號(hào)控制邏輯輸出每個(gè)通道的控制信號(hào)C0NV，用來(lái)設(shè)置Σ -ΔΑ/D轉(zhuǎn)換器的采樣時(shí)刻；移位寄存器和鎖存器共同完成串并轉(zhuǎn)換處理；存儲(chǔ)器內(nèi)放置所有通道轉(zhuǎn)換后的并行數(shù)據(jù)，實(shí)現(xiàn)與上位機(jī)的通信。本發(fā)明所述的FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)可以選用現(xiàn)有技術(shù)中公開(kāi)的任何一種 FPGA并按現(xiàn)場(chǎng)要求配置，優(yōu)選按本發(fā)明所述的FPGA配置方式。本發(fā)明中所有的器件名稱(chēng)、 電路名稱(chēng)、信號(hào)定義的縮寫(xiě)如無(wú)特別說(shuō)明，均采用現(xiàn)有技術(shù)中的常規(guī)定義和解釋。本發(fā)明方法的電路總體功能是實(shí)現(xiàn)一種多通道并行隔離A/D的采集和處理，其工作原理是針對(duì)多通道、不同類(lèi)型傳感器輸出的模擬電壓信號(hào)，設(shè)計(jì)增益、采樣率等參數(shù)不同的信號(hào)調(diào)理電路，適用于傳感器頻率特性不同的情況。為了提高可靠性，每個(gè)通道的轉(zhuǎn)換電路實(shí)施雙端隔離。在每個(gè)通道的輸入端設(shè)置隔離電路，每個(gè)信號(hào)調(diào)理電路的地電位不同，通道之間沒(méi)有接地回路的互連，從而實(shí)現(xiàn)通道之間的隔離。輸出端使用數(shù)字隔離器，與傳統(tǒng)的光電耦合隔離器相比，功耗更低，體積更小，并具有雙向接口，既能傳輸高速的轉(zhuǎn)換數(shù)據(jù)和串行時(shí)鐘信號(hào)，又能傳輸?shù)退俚目刂菩盘?hào)。每個(gè)信號(hào)調(diào)理電路包含一個(gè)Σ -ΔΑ/D轉(zhuǎn)換器， 傳感器輸出的模擬電壓信號(hào)經(jīng)隔離后送入Σ -ΔΑ/D轉(zhuǎn)換器，轉(zhuǎn)換后生成串行數(shù)字量SD0， 同時(shí)輸出一個(gè)串行移位時(shí)鐘SCLK和轉(zhuǎn)換完成標(biāo)志信號(hào)READY。本發(fā)明根據(jù)Σ -ΔA/D轉(zhuǎn)換器的工作原理，在FPGA內(nèi)部設(shè)計(jì)特定的時(shí)序控制電路， 向每個(gè)通道發(fā)送主時(shí)鐘MCLK和同步控制信號(hào)C0NV，完成對(duì)Σ -Δ A/D轉(zhuǎn)換器采樣率和采樣時(shí)刻的設(shè)置。若每個(gè)通道傳感器的頻率特性一致，則由FPGA發(fā)送控制信號(hào)，實(shí)現(xiàn)多通道數(shù)據(jù)實(shí)時(shí)的并行同步采集處理；若每個(gè)通道傳感器的頻率特性不一致，則由FPGA針對(duì)每個(gè)通道設(shè)置適合的采樣率，并根據(jù)每個(gè)通道返回的轉(zhuǎn)換完成標(biāo)志信號(hào)READY，讀取轉(zhuǎn)換后的串行數(shù)字量SD0，進(jìn)行串并轉(zhuǎn)換處理，存入存儲(chǔ)器，為了與上位機(jī)通信，根據(jù)外部接口總線不同， 設(shè)計(jì)不同接口電路，實(shí)現(xiàn)多道道數(shù)據(jù)的并行采集處理。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)1、本發(fā)明方法采用轉(zhuǎn)換電路雙端隔離，可靠性高；可以有效避免破壞性噪聲源的影響。2、本發(fā)明方法可以實(shí)現(xiàn)并行同步采集，實(shí)時(shí)性強(qiáng)；既能實(shí)現(xiàn)多通道同步采集，又能適用于被測(cè)物理量頻率不一致的情況，適用范圍更廣。


圖1是本發(fā)明的原理框圖。圖2是信號(hào)調(diào)理電路框圖。圖3是FPGA內(nèi)部電路框圖。
具體實(shí)施例方式以下進(jìn)一步描述本發(fā)明的具體技術(shù)方案，以便于本領(lǐng)域的技術(shù)人員進(jìn)一步地理解本發(fā)明，而不構(gòu)成對(duì)其權(quán)利的限制。實(shí)施例1。參照?qǐng)D1-2。一種多通道并行隔離A/D采集處理方法，該方法的電路由輸入隔離電路、信號(hào)調(diào)理電路、數(shù)字隔離器和FPGA組成，對(duì)多通道、不同類(lèi)型傳感器輸出的模擬電壓信號(hào)進(jìn)行并行輸入隔離采集，每個(gè)通道輸入的模擬電壓信號(hào)依次通過(guò)輸入隔離電路、信號(hào)調(diào)理電路和數(shù)字隔離器傳送至FPGA ；每個(gè)通道的輸入隔離電路與信號(hào)調(diào)理電路連接的一端的地電位相異，通道之間沒(méi)有接地回路的互連；信號(hào)調(diào)理電路由增益調(diào)節(jié)電路和高精度的Σ - Δ A/D轉(zhuǎn)換器構(gòu)成，模擬電壓信號(hào)經(jīng)輸入隔離電路后送入增益調(diào)節(jié)電路，再經(jīng) Σ -ΔΑ/D轉(zhuǎn)換器，轉(zhuǎn)換后生成串行數(shù)字量SD0，同時(shí)輸出一個(gè)串行移位時(shí)鐘SCLK和轉(zhuǎn)換完成標(biāo)志信號(hào)READY ；串行數(shù)字量SDO經(jīng)數(shù)字隔離器輸出，再通過(guò)FPGA進(jìn)行串并轉(zhuǎn)換處理，實(shí)現(xiàn)多通道并行隔離A/D采集處理。 實(shí)施例2。參照?qǐng)D3。在實(shí)施例1所述的采集處理方法中，所述的FPGA的內(nèi)部電路包括輸入單元、輸出單元、時(shí)鐘分頻器、驅(qū)動(dòng)器、同步信號(hào)控制邏輯、移位寄存器、鎖存器和存儲(chǔ)器；外部輸入時(shí)鐘CLOCK經(jīng)過(guò)輸入單元進(jìn)入時(shí)鐘分頻器，再經(jīng)驅(qū)動(dòng)器將主時(shí)鐘MCLK信號(hào)傳送至輸出單元，同時(shí)外部輸入時(shí)鐘CLOCK經(jīng)過(guò)同步信號(hào)控制邏輯生成控制信號(hào)CONV傳送至輸出單元；每個(gè)通道的串行數(shù)字量SD0、串行移位時(shí)鐘SCLK和轉(zhuǎn)換完成標(biāo)志信號(hào)READY 依次通過(guò)移位寄存器、鎖存器和存儲(chǔ)器傳送至輸出單元；輸入單元和輸出單元完成接口處理功能；時(shí)鐘分頻器和驅(qū)動(dòng)器用來(lái)生成每個(gè)通道Σ -Δ A/D轉(zhuǎn)換器的主時(shí)鐘MCLK，從而控制 Σ -ΔΑ/D轉(zhuǎn)換器的采樣率；同步信號(hào)控制邏輯輸出每個(gè)通道的控制信號(hào)C0NV，用來(lái)設(shè)置 Σ -ΔΑ/D轉(zhuǎn)換器的采樣時(shí)刻；移位寄存器和鎖存器共同完成串并轉(zhuǎn)換處理；存儲(chǔ)器內(nèi)放置所有通道轉(zhuǎn)換后的并行數(shù)據(jù)，實(shí)現(xiàn)與上位機(jī)的通信。
權(quán)利要求
1.一種多通道并行隔離A/D采集處理方法，其特征在于，該方法的電路由輸入隔離電路、信號(hào)調(diào)理電路、數(shù)字隔離器和FPGA組成，對(duì)多通道、不同類(lèi)型傳感器輸出的模擬電壓信號(hào)進(jìn)行并行輸入隔離采集，每個(gè)通道輸入的模擬電壓信號(hào)依次通過(guò)輸入隔離電路、信號(hào)調(diào)理電路和數(shù)字隔離器傳送至FPGA ；每個(gè)通道的輸入隔離電路與信號(hào)調(diào)理電路連接的一端的地電位相異，通道之間沒(méi)有接地回路的互連；信號(hào)調(diào)理電路由增益調(diào)節(jié)電路和高精度的 Σ -ΔΑ/D轉(zhuǎn)換器構(gòu)成，模擬電壓信號(hào)經(jīng)輸入隔離電路后送入增益調(diào)節(jié)電路，再經(jīng)Σ - ΔA/D 轉(zhuǎn)換器，轉(zhuǎn)換后生成串行數(shù)字量SD0，同時(shí)輸出一個(gè)串行移位時(shí)鐘SCLK和轉(zhuǎn)換完成標(biāo)志信號(hào)READY ；串行數(shù)字量SDO經(jīng)數(shù)字隔離器輸出，再通過(guò)FPGA進(jìn)行串并轉(zhuǎn)換處理，實(shí)現(xiàn)多通道并行隔離A/D采集處理。
2.根據(jù)權(quán)利要求1所述的采集處理方法，其特征在于，所述的FPGA的內(nèi)部電路包括輸入單元、輸出單元、時(shí)鐘分頻器、驅(qū)動(dòng)器、同步信號(hào)控制邏輯、移位寄存器、鎖存器和存儲(chǔ)器； 外部輸入時(shí)鐘CLOCK經(jīng)過(guò)輸入單元進(jìn)入時(shí)鐘分頻器，再經(jīng)驅(qū)動(dòng)器將主時(shí)鐘MCLK信號(hào)傳送至輸出單元，同時(shí)外部輸入時(shí)鐘CLOCK經(jīng)過(guò)同步信號(hào)控制邏輯生成控制信號(hào)CONV傳送至輸出單元；每個(gè)通道的串行數(shù)字量SD0、串行移位時(shí)鐘SCLK和轉(zhuǎn)換完成標(biāo)志信號(hào)READY依次通過(guò)移位寄存器、鎖存器和存儲(chǔ)器傳送至輸出單元；輸入單元和輸出單元完成接口處理功能； 時(shí)鐘分頻器和驅(qū)動(dòng)器用來(lái)生成每個(gè)通道Σ -ΔA/D轉(zhuǎn)換器的主時(shí)鐘MCLK，從而控制Σ -ΔΑ/ D轉(zhuǎn)換器的采樣率；同步信號(hào)控制邏輯輸出每個(gè)通道的控制信號(hào)C0NV，用來(lái)設(shè)置Σ - ΔΑ/D 轉(zhuǎn)換器的采樣時(shí)刻；移位寄存器和鎖存器共同完成串并轉(zhuǎn)換處理；存儲(chǔ)器內(nèi)放置所有通道轉(zhuǎn)換后的并行數(shù)據(jù)，實(shí)現(xiàn)與上位機(jī)的通信。
全文摘要
本發(fā)明是一種多通道并行隔離A/D采集處理方法，其特征在于，該方法的電路由輸入隔離電路、信號(hào)調(diào)理電路、數(shù)字隔離器和FPGA組成，對(duì)多通道、不同類(lèi)型傳感器輸出的模擬電壓信號(hào)進(jìn)行并行輸入隔離采集，每個(gè)通道輸入的模擬電壓信號(hào)依次通過(guò)輸入隔離電路、信號(hào)調(diào)理電路和數(shù)字隔離器傳送至FPGA。本發(fā)明方法采用轉(zhuǎn)換電路雙端隔離，可靠性高；可以有效避免破壞性噪聲源的影響。本發(fā)明方法可以實(shí)現(xiàn)并行同步采集，實(shí)時(shí)性強(qiáng)；既能實(shí)現(xiàn)多通道同步采集，又能適用于被測(cè)物理量頻率不一致的情況，適用范圍更廣。
文檔編號(hào)G01D21/02GK102192765SQ20101012116
公開(kāi)日2011年9月21日 申請(qǐng)日期2010年3月10日 優(yōu)先權(quán)日2010年3月10日
發(fā)明者寇志強(qiáng), 程蜀煒, 韓彬 申請(qǐng)人:連云港杰瑞電子有限公司