專(zhuān)利名稱(chēng)：集成電路測(cè)試裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是與集成電路測(cè)試(integrated circuit test)有關(guān)，特別是關(guān)于一種集成電路測(cè)試裝置，通過(guò)將多個(gè)平行輸入的低頻邏輯信號(hào)轉(zhuǎn)換為序列輸出的高頻邏輯信號(hào)的方式大幅增加其輸出頻率，故能測(cè)試工作頻率較高的集成電路。
背景技術(shù)：
近年來(lái)，隨著電子科技不斷地進(jìn)步，集成電路相關(guān)產(chǎn)業(yè)亦蓬勃地發(fā)展，其中集成電路測(cè)試產(chǎn)業(yè)即為一例。一般而言，用以對(duì)集成電路進(jìn)行測(cè)試的集成電路測(cè)試裝置均有其最高輸出頻率的限制，因而造成實(shí)際應(yīng)用時(shí)的不便。舉例而言，假設(shè)某一集成電路測(cè)試裝置所具有的最高輸出頻率為500Mbps，代表該集成電路測(cè)試裝置最高僅能針對(duì)工作頻率為500Mbps的集成電路進(jìn)行測(cè)試的工作，因此， 若集成電路的工作頻率為l(ibps或2(ibpS，該集成電路測(cè)試裝置即無(wú)法對(duì)其進(jìn)行測(cè)試。尤其是在集成電路的工作頻率不斷提高的今日，為了能夠測(cè)試高頻的集成電路而需不斷地更新升級(jí)集成電路測(cè)試裝置，將會(huì)使得集成電路的測(cè)試成本大幅增加，不符合生產(chǎn)效益，亦導(dǎo)致集成電路的市場(chǎng)競(jìng)爭(zhēng)力降低。

發(fā)明內(nèi)容
因此，本發(fā)明提出一種集成電路測(cè)試裝置，以解決上述問(wèn)題。根據(jù)本發(fā)明的第一具體實(shí)施例為一種集成電路測(cè)試裝置。在此實(shí)施例中，集成電路測(cè)試裝置包含復(fù)數(shù)個(gè)輸入端、轉(zhuǎn)換模塊及輸出端。轉(zhuǎn)換模塊耦接該等輸入端。輸出端耦接轉(zhuǎn)換模塊。輸入端是用以分別平行地輸入復(fù)數(shù)個(gè)低頻信號(hào)。轉(zhuǎn)換模塊是用以將該等低頻信號(hào)轉(zhuǎn)換為復(fù)數(shù)個(gè)高頻信號(hào)。輸出端是用以序列地輸出該等高頻信號(hào)。該等高頻信號(hào)的輸出頻率與該等低頻信號(hào)的輸入頻率的比值是和該等輸入端的數(shù)目有關(guān)。在實(shí)際應(yīng)用中，若輸入該等輸入端的該等低頻信號(hào)的輸入頻率為F，且該等輸入端的數(shù)目為n，則該輸出端序列輸出的該等高頻信號(hào)的輸入頻率為(F*n)，η為正整數(shù)。轉(zhuǎn)換模塊可包含有復(fù)數(shù)個(gè)輸入邏輯元件及輸出邏輯元件，該等輸入邏輯元件中的每一輸入邏輯元件是分別對(duì)應(yīng)并耦接至該等輸入端，輸出邏輯元件是對(duì)應(yīng)并耦接至輸出端。該等輸入邏輯元件中的每一輸入邏輯元件及輸出邏輯元件可以是及(AND)間元件、反及(NAND)閘元件、或(OR)閘元件、反或(NOR)閘元件、互斥O(OR)閘元件或反互斥(XNOR) 閘元件。轉(zhuǎn)換模塊可以由元件可編程邏輯閘陣列(Field Programmable Gate Array, FPGA)或特定應(yīng)用集成電路(Application Specific Integrated Circuit,ASIC)構(gòu)成。輸出端可依照特定順序序列地輸出該等高頻信號(hào)，其中，特定順序可以是隨機(jī)產(chǎn)生或與該等輸入端的排列順序有關(guān)。相較于現(xiàn)有技術(shù)，根據(jù)本發(fā)明的集成電路測(cè)試裝置是采用多個(gè)輸入端與單一輸出端的架構(gòu)，通過(guò)將多個(gè)平行輸入的低頻邏輯信號(hào)轉(zhuǎn)換為序列輸出的高頻邏輯信號(hào)的方式，使得集成電路測(cè)試裝置的輸出頻率能夠倍增，故能夠測(cè)試具有較高工作頻率的集成電路， 故可有效地節(jié)省集成電路的測(cè)試成本，由此提升集成電路的市場(chǎng)競(jìng)爭(zhēng)力。此外，由于集成電路測(cè)試裝置的輸出頻率的增加倍數(shù)是與其輸入端的數(shù)目成正比關(guān)系，因此，集成電路測(cè)試人員可根據(jù)實(shí)際測(cè)試時(shí)的需求調(diào)整集成電路測(cè)試裝置的輸入端的數(shù)目，只要使得集成電路測(cè)試裝置的輸出頻率能夠高于集成電路的工作頻率即可，亦可增加集成電路測(cè)試時(shí)的彈性。關(guān)于本發(fā)明的優(yōu)點(diǎn)與精神可以通過(guò)以下的發(fā)明詳述及所附圖式得到進(jìn)一步的了解。


圖1是繪示根據(jù)本發(fā)明的一具體實(shí)施例的集成電路測(cè)試裝置的功能方塊圖。圖2是繪示圖1中的轉(zhuǎn)換模塊包含邏輯元件的示意圖。圖3是繪示根據(jù)本發(fā)明的另一具體實(shí)施例的集成電路測(cè)試裝置的功能方塊圖。圖4是繪示圖3中的轉(zhuǎn)換模塊包含第一輸入邏輯元件、第二輸入邏輯元件及輸出邏輯元件的示意圖。主要元件符號(hào)說(shuō)明1、2:集成電路測(cè)試裝置11 第一輸入端12 第二輸入端13,26 轉(zhuǎn)換模塊14、25 輸出端LFl:第一低頻信號(hào)LF2:第二低頻信號(hào)HFl 第一高頻信號(hào)HF2 第二高頻信號(hào)130 邏輯元件Pinl 第一輸入接腳Pin2 第二輸入端P。ut 輸出接腳21 24 輸入端264 輸出邏輯元件260 第一輸入邏輯元件 262 第二輸入邏輯元件
具體實(shí)施例方式根據(jù)本發(fā)明的一具體實(shí)施例為一種集成電路測(cè)試裝置。顧名思義，集成電路測(cè)試裝置是用以針對(duì)集成電路進(jìn)行各種不同的測(cè)試工作。實(shí)際上，受測(cè)試的集成電路的種類(lèi)及形式并無(wú)特定的限制，可以是模擬(analog) 集成電路、數(shù)字(digital)集成電路、無(wú)線通訊(wireless communication)集成電路、特殊應(yīng)用集成電路(ASIC)或其他任意的集成電路。至于集成電路測(cè)試裝置對(duì)于集成電路所進(jìn)行的測(cè)試項(xiàng)目亦無(wú)特定的限制，可以是耐電壓測(cè)試、耐電流測(cè)試或其他集成電路相關(guān)的電性測(cè)試項(xiàng)目。請(qǐng)參照?qǐng)D1，圖1是繪示此實(shí)施例的集成電路測(cè)試裝置的功能方塊圖。如圖1所示，集成電路測(cè)試裝置1包含第一輸入端11、第二輸入端12、轉(zhuǎn)換模塊13及輸出端14。其中，第一輸入端11及第二輸入端12耦接至轉(zhuǎn)換模塊13，并且轉(zhuǎn)換模塊13耦接至輸出端14。值得注意的是，雖然此實(shí)施例中的集成電路測(cè)試裝置1僅包含兩個(gè)輸入端，但實(shí)際上輸入端的數(shù)目亦可以是三個(gè)、四個(gè)甚至更多個(gè)，視集成電路測(cè)試時(shí)的需求而定，并無(wú)特定的限制。第一輸入端11及第二輸入端12是用以分別平行地輸入第一低頻信號(hào)LFl及第二低頻信號(hào)LF2。也就是說(shuō)，第一低頻信號(hào)LFl是通過(guò)第一輸入端11輸入至轉(zhuǎn)換模塊13，而第二低頻信號(hào)LF2則是通過(guò)第二輸入端12輸入至轉(zhuǎn)換模塊13。接著，轉(zhuǎn)換模塊13即會(huì)將第一低頻信號(hào)LFl及第二低頻信號(hào)LF2轉(zhuǎn)換為第一高頻信號(hào)HFl及第二高頻信號(hào)HF2，并將轉(zhuǎn)換后的第一高頻信號(hào)HFl及第二高頻信號(hào)HF2傳送至輸出端14。在實(shí)際應(yīng)用中，轉(zhuǎn)換模塊13可以由元件可編程邏輯閘陣列(Field Programmable Gate Array, FPGA)(Application Specific Integrated Circuit, ASIC)構(gòu)成，但不以此為限。在此實(shí)施例中，由于集成電路測(cè)試裝置1包含兩個(gè)輸入端(第一輸入端11及第二輸入端1 及一個(gè)輸出端14，因此，如圖2所示，轉(zhuǎn)換模塊13相對(duì)應(yīng)地包含邏輯元件130， 并且邏輯元件130具有兩個(gè)輸入接腳(第一輸入接腳Pinl及第二輸入端Pin2)及一個(gè)輸出接腳P。ut。其中，第一輸入接腳Pinl對(duì)應(yīng)并耦接至第一輸入端11 ；第二輸入端Pin2對(duì)應(yīng)并耦接至第二輸入端12 ；輸出接腳P。ut對(duì)應(yīng)并耦接至輸出端14。在實(shí)際應(yīng)用中，上述的邏輯元件130可以是及(AND)閘元件、反及(NAND)閘元件、 或0)R)閘元件、反或(NOR)閘元件、互斥O(OR)閘元件或反互斥(XNOR)閘元件，但不以此為限。如圖3及圖4所示，在另一實(shí)施例中，假設(shè)集成電路測(cè)試裝置2包含四個(gè)輸入端 21 M及一個(gè)輸出端25，則其轉(zhuǎn)換模塊沈?qū)?huì)相對(duì)應(yīng)地包含第一輸入邏輯元件沈0、第二輸入邏輯元件262及輸出邏輯元件沈4。其中，輸入端21及22對(duì)應(yīng)并耦接至第一輸入邏輯元件沈0 ；輸入端23及M對(duì)應(yīng)并耦接至第二輸入邏輯元件沈2 ；第一輸入邏輯元件260及第二輸入邏輯元件262耦接至輸出邏輯元件沈4 ；輸出邏輯元件264對(duì)應(yīng)并耦接至輸出端 25。在實(shí)際應(yīng)用中，上述的第一輸入邏輯元件沈0、第二輸入邏輯元件262及輸出邏輯元件264可以是及(AND)閘元件、反及(NAND)閘元件、或(OR)閘元件、反或(NOR)閘元件、 互斥O(OR)閘元件或反互斥(XNOR)閘元件，但不以此為限?；氐綀D1，值得注意的是，由于集成電路測(cè)試裝置1僅包含單一個(gè)輸出端14，而此一輸出端14并無(wú)法同時(shí)輸出第一高頻信號(hào)HFl及第二高頻信號(hào)HF2，因此，輸出端14將會(huì)序列地輸出第一高頻信號(hào)HFl及第二高頻信號(hào)HF2。至于輸出端14序列地輸出第一高頻信號(hào)HFl及第二高頻信號(hào)HF2的特定順序并無(wú)任何限制，特定順序可以是隨機(jī)產(chǎn)生或與第一輸入端11及第二輸入端12的排列順序有關(guān)。也就是說(shuō)，以此實(shí)施例為例，輸出端14可以先輸出第一高頻信號(hào)HFl后，再輸出第二高頻信號(hào)HF2，或者輸出端14先輸出第二高頻信號(hào)HF2后，再輸出第一高頻信號(hào)HF1，視實(shí)際測(cè)試時(shí)的需求而定。值得注意的是，假設(shè)本發(fā)明的集成電路測(cè)試裝置所包含的輸入端的數(shù)目為η，η為正整數(shù)，并且低頻信號(hào)平行地輸入集成電路測(cè)試裝置的輸入頻率為fin，集成電路測(cè)試裝置序列地輸出該等高頻信號(hào)的輸出頻率為f。ut，則輸出頻率f。ut = fin*n。因此，由于圖1中的集成電路測(cè)試裝置1包含兩個(gè)輸入端11及12，故F。ut = 2*Fin，亦即集成電路測(cè)試裝置1的輸出頻率將會(huì)是輸入頻率的兩倍；由于圖3中的集成電路測(cè)試裝置2包含四個(gè)輸入端21 M，故F。ut = 4*Fin，亦即集成電路測(cè)試裝置2的輸出頻率將會(huì)是輸入頻率的四倍。當(dāng)集成電路測(cè)試裝置包含不同數(shù)目的輸入端時(shí)，亦可依此類(lèi)推，故于此不另行贅述。相較于現(xiàn)有技術(shù)，根據(jù)本發(fā)明的集成電路測(cè)試裝置是采用多個(gè)輸入端與單一輸出端的架構(gòu)，通過(guò)將多個(gè)平行輸入的低頻邏輯信號(hào)轉(zhuǎn)換為序列輸出的高頻邏輯信號(hào)的方式， 使得集成電路測(cè)試裝置的輸出頻率能夠倍增，故能夠測(cè)試具有較高工作頻率的集成電路， 故可有效地節(jié)省集成電路的測(cè)試成本，由此提升集成電路的市場(chǎng)競(jìng)爭(zhēng)力。此外，由于集成電路測(cè)試裝置的輸出頻率的增加倍數(shù)是與其輸入端的數(shù)目成正比關(guān)系，因此，集成電路測(cè)試人員可根據(jù)實(shí)際測(cè)試時(shí)的需求調(diào)整集成電路測(cè)試裝置的輸入端的數(shù)目，只要使得集成電路測(cè)試裝置的輸出頻率能夠高于集成電路的工作頻率即可，亦可增加集成電路測(cè)試時(shí)的彈性。通過(guò)以上較佳具體實(shí)施例的詳述，是希望能更加清楚描述本發(fā)明的特征與精神， 而并非以上述所揭露的較佳具體實(shí)施例來(lái)對(duì)本發(fā)明的范疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排于本發(fā)明所欲申請(qǐng)的專(zhuān)利范圍的范疇內(nèi)。
權(quán)利要求
1.一種集成電路測(cè)試裝置，包含復(fù)數(shù)個(gè)輸入端，用以分別平行地輸入復(fù)數(shù)個(gè)低頻信號(hào)；一轉(zhuǎn)換模塊，耦接該等輸入端，用以將該等低頻信號(hào)轉(zhuǎn)換為復(fù)數(shù)個(gè)高頻信號(hào)；以及一輸出端，耦接該轉(zhuǎn)換模塊，用以序列地輸出該等高頻信號(hào)；其中，該等高頻信號(hào)的輸出頻率與該等低頻信號(hào)的輸入頻率的比值是和該等輸入端的數(shù)目有關(guān)。
2.如權(quán)利要求1所述的集成電路測(cè)試裝置，其中若輸入該等輸入端的該等低頻信號(hào)的輸入頻率為F，且該等輸入端的數(shù)目為n，則該輸出端序列輸出的該等高頻信號(hào)的輸入頻率為(F*n)，n為正整數(shù)。
3.如權(quán)利要求1所述的集成電路測(cè)試裝置，其中該轉(zhuǎn)換模塊是由元件可編程邏輯閘陣列(Field Programmable Gate Array, FPGA)構(gòu)成。
4.如權(quán)利要求1所述的集成電路測(cè)試裝置，其中該轉(zhuǎn)換模塊是由特定應(yīng)用集成電路 (Application Specific Integrated Circuit，ASIC)構(gòu)成。
5.如權(quán)利要求1所述的集成電路測(cè)試裝置，其中該轉(zhuǎn)換模塊包含至少一邏輯元件，該至少一邏輯元件分別對(duì)應(yīng)并耦接至該等輸入端及該輸出端。
6.如權(quán)利要求5所述的集成電路測(cè)試裝置，其中該至少一邏輯元件是選自由一及 (AND)閘元件、一反及(NAND)閘元件、一或(OR)閘元件、一反或(NOR)閘元件、一互斥O(OR) 閘元件及一反互斥(XNOR)閘元件所組成的群組。
7.如權(quán)利要求5所述的集成電路測(cè)試裝置，其中該至少一邏輯元件包含復(fù)數(shù)個(gè)輸入邏輯元件及一輸出邏輯元件，該等輸入邏輯元件分別對(duì)應(yīng)并耦接至該等輸入端，該輸出邏輯元件對(duì)應(yīng)并耦接至該輸出端。
8.如權(quán)利要求1所述的集成電路測(cè)試裝置，其中該輸出端是依照一特定順序序列地輸出該等高頻信號(hào)。
9.如權(quán)利要求8所述的集成電路測(cè)試裝置，其中該特定順序是與該等輸入端的排列順序有關(guān)。
10.如權(quán)利要求8所述的集成電路測(cè)試裝置，其中該特定順序?yàn)殡S機(jī)產(chǎn)生。
全文摘要
本發(fā)明揭露一種集成電路測(cè)試裝置。集成電路測(cè)試裝置包含復(fù)數(shù)個(gè)輸入端、轉(zhuǎn)換模塊及輸出端。該等輸入端用以分別平行地輸入復(fù)數(shù)個(gè)低頻信號(hào)。轉(zhuǎn)換模塊用以將該等低頻信號(hào)轉(zhuǎn)換為復(fù)數(shù)個(gè)高頻信號(hào)。輸出端用以序列地輸出該等高頻信號(hào)。該等高頻信號(hào)的輸出頻率與該等低頻信號(hào)的輸入頻率的比值是和該等輸入端的數(shù)目有關(guān)。
文檔編號(hào)G01R31/3177GK102466777SQ20101056283
公開(kāi)日2012年5月23日 申請(qǐng)日期2010年11月23日 優(yōu)先權(quán)日2010年11月12日
發(fā)明者劉甲全 申請(qǐng)人:瑞鼎科技股份有限公司