專利名稱：一種測(cè)試數(shù)據(jù)傳輸系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種測(cè)試數(shù)據(jù)傳輸系統(tǒng)。
背景技術(shù)：
由于目前很多集成電路生產(chǎn)工廠所提供的器件模型都不夠完美，那么對(duì)于集成電路設(shè)計(jì)者來講純粹依靠模擬仿真來直接設(shè)計(jì)電路存在很大的風(fēng)險(xiǎn)，所以其一般都采用邊設(shè)計(jì)流片邊改進(jìn)的方法來完成一塊集成電路的設(shè)計(jì)。所以在任何一次改進(jìn)之前，設(shè)計(jì)者必須對(duì)所設(shè)計(jì)的前次樣品進(jìn)行較準(zhǔn)確的信息提取，由此判定出需要改進(jìn)的地方及其改進(jìn)的量度。那么電路芯片內(nèi)信息提取的精細(xì)度和準(zhǔn)確性將影響再次改進(jìn)后的效果和需改進(jìn)的次數(shù)，從而影響整個(gè)集成電路的設(shè)計(jì)周期。所以可以說一個(gè)集成電路所采用的可測(cè)性設(shè)計(jì)方法的好壞決定了這個(gè)電路的設(shè)計(jì)速度。目前國內(nèi)大部分集成電路設(shè)計(jì)者所采用的信息提取方式為在芯片表面放置壓點(diǎn)， 此壓點(diǎn)一般由頂層金屬繪制，然后再刻除其上保護(hù)層，壓點(diǎn)與內(nèi)部需測(cè)試點(diǎn)相連接，然后通過在探針臺(tái)上的扎針測(cè)試其壓點(diǎn)內(nèi)部信息。由于扎針測(cè)試一般為人工手動(dòng)完成，所以內(nèi)部壓點(diǎn)的面積較大，一般為25*25um2 ；如果采用先進(jìn)機(jī)器輔助測(cè)試的話，其壓點(diǎn)也需要 5*5um2的面積。如圖1所示，圖中的測(cè)試點(diǎn)Testl的頂層金屬面積a = 25*25um2，其上的保護(hù)層刻除區(qū)面積b= 15*15um2。這樣的壓點(diǎn)一般可以滿足人工手動(dòng)測(cè)試的需求。但是，事實(shí)上的集成電路芯片頂層金屬一般來說較為密集，導(dǎo)致壓點(diǎn)數(shù)量不可能很多，并且手動(dòng)測(cè)試有測(cè)試速度慢且數(shù)據(jù)不精確的問題，其帶入了較多的人為因素。所以這種做壓點(diǎn)測(cè)試的缺點(diǎn)比較明顯(1)信息提取量受限⑵提取的信息精度不高。

實(shí)用新型內(nèi)容由于現(xiàn)有技術(shù)存在的上述問題，本實(shí)用新型提出一種測(cè)試數(shù)據(jù)傳輸系統(tǒng)，解決以往集成電路設(shè)計(jì)中內(nèi)部器件信息難以測(cè)試提取的問題。為了實(shí)現(xiàn)上述目的，本實(shí)用新型提出一種測(cè)試數(shù)據(jù)傳輸系統(tǒng)，包括依次連接的移位寄存器、譯碼器和傳輸門，以及外接時(shí)鐘控制信號(hào)的時(shí)鐘信號(hào)管腳、外接控制數(shù)據(jù)的數(shù)據(jù)輸入管腳、輸出內(nèi)部信息的數(shù)據(jù)輸出管腳，其中移位寄存器的輸入端分別與數(shù)據(jù)輸入管腳和時(shí)鐘信號(hào)管腳相連接，譯碼器的輸入端與移位寄存器的輸出端相連，譯碼器的使能端與移位寄存器的最高位輸出端相連，傳輸門的使能端與譯碼器的輸出端相連，傳輸門的一端與內(nèi)部測(cè)試點(diǎn)相連，另一端與數(shù)據(jù)輸出管腳相連。進(jìn)一步地，移位寄存器的工作模式為串行輸入并行輸出。移位寄存器由多個(gè)串接的D觸發(fā)器組成。譯碼器為2-4譯碼器或3-8譯碼器。傳輸門能夠雙向傳輸，當(dāng)使能端為高電位時(shí)，傳輸門兩端接通，當(dāng)使能端為低電位時(shí)，傳輸門兩端開路。傳輸門兩端接通時(shí)，可在數(shù)據(jù)輸出管腳施加電壓，并在時(shí)鐘信號(hào)管腳和數(shù)據(jù)輸入管腳讀取數(shù)據(jù)信息。從時(shí)鐘信號(hào)管腳輸入的時(shí)鐘控制信號(hào)為設(shè)定的正脈沖的矩形脈沖波形信號(hào)。從數(shù)據(jù)輸入管腳輸入的外接控制數(shù)據(jù)為設(shè)定的二進(jìn)制波形。[0009]本實(shí)用新型的測(cè)試數(shù)據(jù)傳輸系統(tǒng)包括一個(gè)k+Ι位移位寄存器、一個(gè)k_2k譯碼器和 2k個(gè)傳輸門，連接2k個(gè)內(nèi)部測(cè)試點(diǎn)，其中k為大于1的整數(shù)。本實(shí)用新型通過在集成電路芯片內(nèi)部集成一個(gè)測(cè)試數(shù)據(jù)傳輸系統(tǒng)實(shí)現(xiàn)對(duì)芯片內(nèi)部測(cè)試點(diǎn)信息的讀取。測(cè)試數(shù)據(jù)傳輸系統(tǒng)包括時(shí)鐘信號(hào)管腳、數(shù)據(jù)輸入管腳和數(shù)據(jù)輸出管腳三個(gè)I/O 口，內(nèi)部信息可以通過芯片的I/O 口傳遞出來，還可以通過給一個(gè)I/O 口給芯片內(nèi)部強(qiáng)加信息(譬如電壓、電流)，然后通過另外的管腳或I/O 口獲取內(nèi)部信息。通過該系統(tǒng)能有效地提取芯片內(nèi)部測(cè)試點(diǎn)的信息，相比較傳統(tǒng)的人工測(cè)試方法具有以下幾個(gè)優(yōu)點(diǎn)。(1)能容納更多內(nèi)部測(cè)試點(diǎn)，增加芯片內(nèi)部提取信息的完整度。(2)測(cè)試由軟件控制的機(jī)器完成，精確度高。(3)測(cè)試方法簡單、速度快。

圖1是現(xiàn)有集成電路芯片測(cè)試圖；圖2是本實(shí)用新型的系統(tǒng)框圖；圖3是本實(shí)用新型的移位寄存器電路圖；圖4是本實(shí)用新型的譯碼器電路圖；圖5是本實(shí)用新型的傳輸門電路圖；圖6是本實(shí)用新型的32個(gè)測(cè)試點(diǎn)的系統(tǒng)框圖；圖7是測(cè)試點(diǎn)時(shí)鐘數(shù)據(jù)波形圖。
具體實(shí)施方式
現(xiàn)結(jié)合附圖，對(duì)本實(shí)用新型的具體實(shí)施方式
作進(jìn)一步的詳細(xì)說明圖2是本實(shí)用新型的系統(tǒng)框圖。一種測(cè)試數(shù)據(jù)傳輸系統(tǒng)，包括依次連接的移位寄存器、譯碼器和傳輸門，以及外接時(shí)鐘控制信號(hào)的時(shí)鐘信號(hào)管腳elk、外接控制數(shù)據(jù)的數(shù)據(jù)輸入管腳Data、輸出內(nèi)部信息的數(shù)據(jù)輸出管腳Data out。本系統(tǒng)包括一個(gè)k+1位移位寄存器、一個(gè)k-2k譯碼器和2k個(gè)傳輸門，連接2k個(gè)內(nèi)部測(cè)試點(diǎn)，其中k為大于1的整數(shù)。本系統(tǒng)中，移位寄存器的輸入端分別與數(shù)據(jù)輸入管腳和時(shí)鐘信號(hào)管腳相連接，譯碼器的輸入端與移位寄存器的輸出端相連，譯碼器的使能端與移位寄存器的最高位輸出端相連，傳輸門的使能端與譯碼器的輸出端相連，傳輸門的一端與內(nèi)部測(cè)試點(diǎn)相連，另一端與數(shù)據(jù)輸出管腳相連。本測(cè)試系統(tǒng)可以在設(shè)計(jì)成熟后去除，使芯片面積減小。圖3是本實(shí)用新型的移位寄存器電路圖。移位寄存器的工作模式為串行輸入并行輸出，在本實(shí)施例中，給出3位移位寄存器的內(nèi)部結(jié)構(gòu)及工作流程圖。3位寄存器由3個(gè)串接的D觸發(fā)器組成，其工作流程為，當(dāng)時(shí)鐘信號(hào)管腳輸入的時(shí)鐘控制信號(hào)Clk處于上升沿時(shí)，從數(shù)據(jù)輸入管腳輸入的外接控制數(shù)據(jù)Data進(jìn)入下一個(gè)D觸發(fā)器。寄存器內(nèi)數(shù)據(jù)位的個(gè)數(shù)應(yīng)與時(shí)鐘控制信號(hào)Clk的正脈沖數(shù)相等，否則輸入數(shù)據(jù)將出現(xiàn)偏差。圖4是本實(shí)用新型的譯碼器電路圖。本實(shí)施中的譯碼器為2-4譯碼器，其中譯碼器的輸入端為移位寄存器的輸出端，其中移位寄存器的最高位輸出接譯碼器的使能端EN。[0027]譯碼器的具體工作真值表如下(以3-8位譯碼器為例):
譯碼器輸入譯碼器輸出ENi3i2ilΥ8Υ7Υ6Υ5Υ4Υ3Υ2Yl0XXχ00000000100000000001100100000010101000000100101100001000110000010000110100100000111001000000111110000000圖5是本實(shí)用新型的傳輸門電路圖。圖中當(dāng)EN為高電位時(shí)，A、B兩端接通，否則 A、B兩端開路。傳輸門的A、B兩端具有雙向傳輸?shù)墓δ埽@點(diǎn)可以使外部給芯片內(nèi)測(cè)試點(diǎn)加電位成為可能當(dāng)該通道打開時(shí)，可以在數(shù)據(jù)輸出管腳Data out加一電壓，然后在其它管腳測(cè)試芯片工作的變化。圖6是本實(shí)用新型的32個(gè)測(cè)試點(diǎn)的系統(tǒng)框圖。該系統(tǒng)包括了一個(gè)6位移位寄存器、5-32譯碼器、32個(gè)傳輸門，可以測(cè)試芯片內(nèi)部32個(gè)測(cè)試點(diǎn)的內(nèi)部信息數(shù)據(jù)。其中的時(shí)鐘控制信號(hào)Clk和外接控制數(shù)據(jù)Data輸入表如下
Clk正脈沖ClklClk2Clk3Clk4Clk5Clk6DataData(EN)Data5Data4Data3Data2Datal其中，外接控制數(shù)據(jù)Data和時(shí)鐘控制信號(hào)Clk的正常工作需要外接測(cè)試儀器的配合，時(shí)鐘控制信號(hào)Clk為正脈沖數(shù)嚴(yán)格設(shè)定的矩形脈沖波形，外接控制數(shù)據(jù)Data為可自由設(shè)定的二進(jìn)制波形。請(qǐng)一并結(jié)合圖7，圖7是測(cè)試點(diǎn)時(shí)鐘數(shù)據(jù)波形圖。例如我們需要測(cè)試其中的第7個(gè)測(cè)試點(diǎn)Test7的電位，那么時(shí)鐘控制信號(hào)Clk和外接控制數(shù)據(jù)Data波形如圖7所示下，對(duì)應(yīng)的Data值為[100111]，輸入到譯碼器中。譯碼器的輸入對(duì)應(yīng)為EN = 1，i5 = 0，i4 = 0，i3 = 1，i2 = 1，i5 = 1。所以譯碼器的輸出中
5Y7 = 1，其它輸出端都為0。此時(shí)Test7連接到Data out的傳輸門打開，即Data out連接測(cè)試點(diǎn)Test7。此時(shí)使用電壓表就可以測(cè)試出Test7的電位。如果需要在Test7端強(qiáng)壓一個(gè)外部電壓，那么也只需按上述步驟將通道打開后， 再加上外部電壓即可。但是，上述的具體實(shí)施方式
只是示例性的，是為了更好的使本領(lǐng)域技術(shù)人員能夠理解本專利，不能理解為是對(duì)本專利包括范圍的限制；只要是根據(jù)本專利所揭示精神的所作的任何等同變更或修飾，均落入本專利包括的范圍。
權(quán)利要求1.一種測(cè)試數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述系統(tǒng)包括依次連接的移位寄存器、譯碼器和傳輸門，以及外接時(shí)鐘控制信號(hào)的時(shí)鐘信號(hào)管腳、外接控制數(shù)據(jù)的數(shù)據(jù)輸入管腳、輸出內(nèi)部信息的數(shù)據(jù)輸出管腳，其中移位寄存器的輸入端分別與數(shù)據(jù)輸入管腳和時(shí)鐘信號(hào)管腳相連接，譯碼器的輸入端與移位寄存器的輸出端相連，譯碼器的使能端與移位寄存器的最高位輸出端相連，傳輸門的使能端與譯碼器的輸出端相連，傳輸門的一端與內(nèi)部測(cè)試點(diǎn)相連，另一端與數(shù)據(jù)輸出管腳相連。
2.根據(jù)權(quán)利要求1所述的測(cè)試數(shù)據(jù)傳輸系統(tǒng)，其特征在于移位寄存器的工作模式為串行輸入并行輸出。
3.根據(jù)權(quán)利要求1或2所述的測(cè)試數(shù)據(jù)傳輸系統(tǒng)，其特征在于移位寄存器由多個(gè)串接的D觸發(fā)器組成。
4.根據(jù)權(quán)利要求1所述的測(cè)試數(shù)據(jù)傳輸系統(tǒng)，其特征在于譯碼器為2-4譯碼器或3-8 譯碼器。
5.根據(jù)權(quán)利要求1所述的測(cè)試數(shù)據(jù)傳輸系統(tǒng)，其特征在于傳輸門能夠雙向傳輸，當(dāng)使能端為高電位時(shí)，傳輸門兩端接通，當(dāng)使能端為低電位時(shí)，傳輸門兩端開路。
6.根據(jù)權(quán)利要求5所述的測(cè)試數(shù)據(jù)傳輸系統(tǒng)，其特征在于傳輸門兩端接通時(shí)，可在數(shù)據(jù)輸出管腳施加電壓，并在時(shí)鐘信號(hào)管腳和數(shù)據(jù)輸入管腳讀取數(shù)據(jù)信息。
7.根據(jù)權(quán)利要求1所述的測(cè)試數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述測(cè)試數(shù)據(jù)傳輸系統(tǒng)包括一個(gè)k+Ι位移位寄存器、一個(gè)k-2k譯碼器和2k個(gè)傳輸門，連接2k個(gè)內(nèi)部測(cè)試點(diǎn)，其中k為大于1的整數(shù)。
專利摘要本實(shí)用新型公開一種測(cè)試數(shù)據(jù)傳輸系統(tǒng)，包括依次連接的移位寄存器、譯碼器和傳輸門，以及外接時(shí)鐘控制信號(hào)的時(shí)鐘信號(hào)管腳、外接控制數(shù)據(jù)的數(shù)據(jù)輸入管腳、輸出內(nèi)部信息的數(shù)據(jù)輸出管腳，其中移位寄存器的輸入端分別與數(shù)據(jù)輸入管腳和時(shí)鐘信號(hào)管腳相連接，譯碼器的輸入端與移位寄存器的輸出端相連，譯碼器的使能端與移位寄存器的最高位輸出端相連，傳輸門的使能端與譯碼器的輸出端相連，傳輸門的一端與內(nèi)部測(cè)試點(diǎn)相連，另一端與數(shù)據(jù)輸出管腳相連。本實(shí)用新型能容納更多內(nèi)部測(cè)試點(diǎn)，增加芯片內(nèi)部提取信息的完整度；測(cè)試由軟件控制的機(jī)器完成，精確度高；測(cè)試方法簡單、速度快。
文檔編號(hào)G01R31/28GK202133754SQ20102068850
公開日2012年2月1日 申請(qǐng)日期2010年12月29日 優(yōu)先權(quán)日2010年12月29日
發(fā)明者曹晶 申請(qǐng)人:無錫華潤矽科微電子有限公司