專利名稱：一種半導體器件的柵介質(zhì)層陷阱密度和位置的測試方法
技術領域：
本發(fā)明涉及半導體器件的可靠性測試方法，特別涉及一種利用泄漏通路提供的柵泄漏電流(gate current through percolation paths)來測試半導體器件柵介質(zhì)層中陷阱密度和陷阱位置的方法。
背景技術：
半導體器件是制造電子產(chǎn)品的重要元件。半導體器件的更新?lián)Q代推進了半導體技術的發(fā)展和半導體工業(yè)的進步，特別是對中央處理器CPU和存儲器的性能提升。從上世紀末開始，芯片制造工藝發(fā)展十分迅速，先后從微米級別，一直發(fā)展到今天小于32nm的技術。在光刻技術提升有限，且先進光刻技術無法達到批量生產(chǎn)目的的背景下，不斷減小最小圖形實現(xiàn)能力意味著成本的不斷提高和成品率的下降。目前，以32nm平面管工藝為例，該技術接近了工藝的極限，會引入各種嚴重的短溝道效應，同時致使器件的關態(tài)電流增大、跨導減小等。在一個新工藝投入使用時，這種工藝所制造的半導體器件的柵介質(zhì)可靠性測試是十分重要的課題。半導體器件柵介質(zhì)層中的電子、空穴陷阱，即某些懸掛鍵或者說是缺陷，會導致器件的閾值電壓漂移，開態(tài)電流減小，產(chǎn)生嚴重的負/正偏壓溫度不穩(wěn)定性 (NBTI/PBTI)，同時增大柵漏電流，降低了器件的使用可靠性和使用壽命，因此針對介質(zhì)層中的陷阱的研究測試可以為器件制造提供優(yōu)化方案，同時針對陷阱的可靠性測試也是表征器件工作壽命的重要方式之一。針對傳統(tǒng)平面管器件的較為準確的陷阱測試方法主要是電荷泵測試，這種測試無法用于面積超小的半導體器件；而新型的器件，例如32nm體硅工藝器件，只有不足0. 002平方微米的有效溝道面積。換句話說，在先進的工藝條件下，每個半導體器件所有的陷阱個數(shù)少了，如果采用針對傳統(tǒng)平面管器件的電荷泵測試，測試只能在相對大一些的器件上進行， 無法代表超小器件內(nèi)陷阱的真實狀況，且對超小器件直接進行電荷泵測試的話，測試結(jié)果將有很大的誤差，所以經(jīng)典的電荷泵測試無法應用在目前的新型器件上，尤其是22nm以下的工藝技術。目前，針對超小器件的柵介質(zhì)陷阱數(shù)量/密度/位置的測試，業(yè)已成為集成電路制造中關注的焦點問題。

發(fā)明內(nèi)容
本發(fā)明的目的是彌補現(xiàn)有技術的空白，提供一種利用泄漏通路產(chǎn)生的柵泄漏電流 (gate current through percolation paths)來測試超小面積半導體器件柵介質(zhì)層中陷阱密度和二維的陷阱位置的方法。本發(fā)明的技術方案如下—種半導體器件的柵介質(zhì)層陷阱密度和位置的測試方法，所述測試方法利用泄漏通路產(chǎn)生的柵泄漏電流來測試小面積(有效溝道面積小于0.5平方微米)半導體器件柵介質(zhì)層中陷阱密度和二維的陷阱位置，其特征在于，A.首先，對半導體測試器件進行結(jié)構(gòu)改造如圖1和圖2所示，改造區(qū)域包含溝道區(qū)，柵介質(zhì)層，源漏區(qū)域，和柵區(qū)；將柵區(qū)沿四個不同的方向做四端引出，引出端為Al，A2， Bi，B2，這四個端口的末端都連接柵區(qū)，所以它們是有互聯(lián)關系的；端口 Al，A2沿著溝道方向，端口 B1，B2沿著溝寬方向；B.然后，執(zhí)行如下步驟1)提取柵介質(zhì)層中沿溝道方向靠近端口 Al —側(cè)的陷阱密度和分布-把兩路測試電壓信號分別接A1，A2端口，讓B1，B2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將A2端口接地，令Al端口電壓為Vl，從Vl開始緩慢改變Al端口的電壓，至V2， 此時Al端為應力端；電壓增加步長為Vstepl ；當所測試半導體器件為η型晶體管時，VI， V2, Vstepl均取正值；當所測試半導體器件為P型晶體管時，VI，V2，Vstep均取負值；-在改變Al端口電壓的時候，監(jiān)測襯底電流HdI；2)提取柵介質(zhì)層中沿溝道方向靠近端口 Α2 —側(cè)的陷阱密度和分布-把兩路測試電壓信號分別接Α1，Α2端口，讓Β1，Β2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Al端口接地，令Α2端口電壓為V3，從V3開始緩慢改變Α2端口的電壓，至V4， 此時Α2端為應力端；電壓增加步長為Vst印2 ；當所測試半導體器件為η型晶體管時，V3， V4, Vst印2均取負值；當所測試半導體器件為ρ型晶體管時，V3，V4，Vst印2均取正值；-在改變Α2端口電壓的時候，監(jiān)測襯底電流Λ2；3)提取柵介質(zhì)層中沿溝寬方向靠近端口 Bl —側(cè)的陷阱密度和分布-將兩路測試電壓信號分別接Β1，Β2端口，讓Α1，Α2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Β2端口接地，令Bl端口電壓為V5，從V5開始緩慢改變Bl端口的電壓，至V6， 此時Bl端為應力端；電壓增加步長為Vst印3 ；當所測試半導體器件為η型晶體管時，V5， V6, Vst印3均取正值；當所測試半導體器件為ρ型晶體管時，V5，V6，Vst印3均取負值；-在改變Bl端口電壓的時候，監(jiān)測襯底電流Λ3；4)提取柵介質(zhì)層中沿溝寬方向靠近端口 Β2 —側(cè)的陷阱密度和分布-將兩路測試電壓信號分別接Β1，Α2端口，讓Β1，Β2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Bl端口接地，令Β2端口電壓為V7，從V7開始緩慢改變Β2端口的電壓，至V8， 此時Β2端為應力端；電壓增加步長為Vst印4 ；當所測試半導體器件為η型晶體管時，V7， V8, Vst印4均取負值；當所測試半導體器件為ρ型晶體管時，V7，V8，Vst印4均取正值；-在改變Β2端口電壓的時候，監(jiān)測襯底電流Λ4；5)將Λ2拼接在rtl尾部，得到rtL，將Λ4拼接在Λ3尾部，得到rtW，所得的IbL 和HdW中包含了缺陷的信息；禾Ij用這兩個電流HDL和HDW的導數(shù)的峰值，計算出半導體器件柵介質(zhì)中的陷阱密度和二維的陷阱位置分布信息。
所述步驟1)中，Vl的取值范圍是0伏特 士0.2伏特；V2的取值范圍是0伏特 士5伏特；Vstepl的取值范圍是0伏特 士0. 1伏特。所述步驟幻中，V3的取值范圍是0伏特 士0.2伏特；V4的取值范圍是0伏特 士5伏特；Vst印2的取值范圍是0伏特 士0. 1伏特。所述步驟幻中，V5的取值范圍是0伏特 士0.2伏特；V6的取值范圍是0伏特 士5伏特；Vst印3的取值范圍是0伏特 士0. 1伏特。所述步驟4)中，V7的取值范圍是0伏特 士0. 2伏特；V8的取值范圍是0伏特 士5伏特；Vst印4的取值范圍是0伏特 士0. 1伏特。所述步驟幻中，計算半導體器件柵介質(zhì)中的陷阱密度和二維的陷阱位置分布信息的方法如下-利用IbL的導數(shù)峰值個數(shù)統(tǒng)計出HdL中如圖6(a)或6(b)中的臺階個數(shù)N(導數(shù)峰值個數(shù)等于臺階個數(shù))，每個臺階高度分別設為II，12，13. . . IN，則沿溝道方向陷阱密度的計算公式為NL(x) = IbLXN/(11+12+· ··+IN)，上式中χ = VXL/(V2+V4)，其中V為如圖6所示應力端電壓，L為半導體器件的溝長，X代表沿溝道方向位置；-同理可得，計算沿溝寬方向陷阱密度公式為NW(y) = IbWXM/(Il，+12，+. . . +IM，)，上式中y = VXW/(V6+V8)，其中V為如圖6所示應力端電壓，W為半導體器件的溝寬，y代表沿溝寬方向位置，M為HDW中臺階個數(shù)；-結(jié)合NL(X)和NW(y)，做出如圖7所示二維圖，在柵介質(zhì)層俯視圖中記錄了半導體柵介質(zhì)層中二維的陷阱位置分布和密度信息；所述不同臺階代表不同的泄漏通路，臺階的高度代表電流差。本發(fā)明所提供的半導體器件柵介質(zhì)層陷阱的測試方法能夠非常簡便而且有效的測試出小器件(有效溝道面積小于0.5平方微米)柵介質(zhì)的質(zhì)量情況，尤其適用于超小面積器件(有效溝道面積小于0. 05平方微米)。這種測試方法可以得出柵介質(zhì)在不同材料、 不同工藝情況下的陷阱分布情況。本方法要求設備簡單，測試結(jié)構(gòu)簡單，測試成本低廉；且測試快速，在短時間內(nèi)即可得到器件柵介質(zhì)陷阱分布，適于大批量自動測試；操作與經(jīng)典的可靠性測試(電荷泵)兼容，簡單易操作，非常適用于超小半導體器件制造過程中的工藝監(jiān)控和成品質(zhì)量檢測。


圖1為本發(fā)明實施例所測試的半導體器件沿溝道方向的剖面圖。圖2為柵區(qū)和它的四個引出端俯視圖。圖3為測試步驟1) 測試步驟4)中電流流動方向示意圖。圖3(a)為控制引出端A1，A2，將B1，B2懸空時柵中電流流動方向示意圖，適用于測試步驟1)和2)。圖3 (b)為控制引出端Bi，B2，將Al，A2懸空時柵中電流流動方向示意圖，適用于測試步驟3)和4)。圖4為柵介質(zhì)中的陷阱和泄漏通路示意圖。圖5為當改變Al，A2，Bi, B2 口電壓時柵介質(zhì)中電場示意圖和泄漏通路形成過程示意圖。圖6為檢測的襯底電流rtl，Ib2, Ib3, Ib4示意圖和電流導數(shù)示意圖。圖7為綜合溝道方向和溝寬方向陷阱信息求解二維的柵介質(zhì)陷阱密度和陷阱位置示意圖。本發(fā)明圖例中標號說明1-柵區(qū)；2-源端；3-漏端；4-柵介質(zhì)層；5-溝道區(qū)；6_襯底；7_柵泄漏電流；8_柵內(nèi)溝道方向電場；9-柵內(nèi)溝寬方向電場；10-未被載流子占據(jù)的陷阱；11-被載流子占據(jù)的陷阱；12-柵區(qū)與柵介質(zhì)層界面；13-柵介質(zhì)層與溝道區(qū)界面；14-高低電場區(qū)邊界；15-高電場區(qū)；16-低電場區(qū)；17-第一條通過泄漏通路的柵泄漏電流；18-第二條通過泄漏通路的柵泄漏電流；19-臺階狀的柵泄漏電流；20-第一個臺階高度；21-近似于臺階狀的柵泄漏電流；22-柵泄漏電流導數(shù)的峰值Pl ；23-柵泄漏電流導數(shù)的峰值P2 ；24-溝寬方向陷阱密度；25-溝道方向陷阱密度；26-陷阱密度較大區(qū)域Sl ；27-陷阱密度加大區(qū)域S2 ；28-柵介質(zhì)層俯視圖。
具體實施例方式下面結(jié)合附圖，詳細描述本發(fā)明的測試方法首先注意本測試方法需在一般的半導體器件上進行改造，柵區(qū)分別沿四個不同的方向做引出端A1，A2，B1，B2。由于這四個端口的連接線的末端都是柵區(qū)，所以它們是有互聯(lián)關系的。端口 Al，A2是沿著溝道方向的，而端口 Bi，B2沿著溝寬方向。如圖1和圖2所示。圖1給出沿溝道方向的剖面圖，圖2為柵區(qū)和它的四個引出端俯視圖。測試步驟如下1)本測試步驟目的在于提取柵介質(zhì)層中沿溝道方向靠近端口 Al 一側(cè)的陷阱密度和分布。兩路測試電壓信號分別接A1，A2端口，B1，B2端口懸空。這樣可以控制Al，A2，形成如圖1中所示的柵中電流，柵中的載流子在電場作用下會激發(fā)出電子空穴對，一部分載流子在電場的作用下將滲入柵介質(zhì)層，形成柵泄漏電流。柵泄漏電流隨后會在電場作用下進入溝道區(qū)，最后從襯底流出。電流表一端接半導體器件的襯底，另一端接地，達到測量襯底電流，也就是柵泄漏電流的目的。(襯底電流等于柵泄漏電流)。半導體器件的源漏懸空， 不接任何電信號，是為了保證上述經(jīng)過溝道區(qū)的電流不被源漏吸走。如圖1所示，將柵引出端Al接地，此時Al端為應力端，令Al端口電壓為Vl，從Vl 開始緩慢增加或減少Al端口的電壓，至V2。當所測試半導體器件為η型晶體管時，V1，V2， Vstepl取值范圍統(tǒng)一取正號；當所測試半導體器件為P型晶體管時，VI，V2，Vstep取值范圍統(tǒng)一取負號。此時柵區(qū)電場方向如圖3(a)中柵內(nèi)溝道方向電場8所示。此時由于襯底接地，柵介質(zhì)層中也會有比較強的電場，在這種電場作用下，未被載流子占據(jù)的陷阱10會俘獲載流子形成如圖4中被載流子占據(jù)的陷阱11，當這些被載流子占據(jù)的陷阱在柵介質(zhì)層中連接成一條泄漏通路時，就會產(chǎn)生如圖4所示的柵泄漏電流7。柵泄漏電流的流動路徑是從柵區(qū)經(jīng)過柵與柵介質(zhì)層的界面12，進入柵介質(zhì)層，然后經(jīng)過柵介質(zhì)層與溝道區(qū)的界面13，流入溝道區(qū)，最后在電場作用下流入襯底。用Vstepl做步長，緩慢改變Al端口電壓， 測試柵介質(zhì)層中電場強度變化如圖5所示，圖5(a)是Al端口電壓較小時的示意圖。Al和 A2端口與襯底作用產(chǎn)生如圖5(a)中所示的高電場區(qū)15和低電場區(qū)16，由高低電場區(qū)邊界14分割。在高電場區(qū)中，陷阱俘獲載流子形成被載流子占據(jù)的陷阱；而低電場區(qū)中的陷阱全部為未被載流子復活的陷阱。圖5(b)是改變Al電壓后產(chǎn)生了第一條柵泄漏電流。圖 5(c)是繼續(xù)改變Al端口電壓，形成第二條柵泄漏電流。如繼續(xù)改變Al端口電壓，可預測會有第三條，第四條，更多柵泄漏電流產(chǎn)生。應力端電壓同時也代表了強電場在溝道與柵介質(zhì)層界面的位置，如圖5所示。同時監(jiān)測襯底電流Ibl (也就是總共的柵泄漏電流)。如果被測器件面積小于0. 5 平方微米，則會出現(xiàn)如圖6(a)所示的電流形狀。每一個rtl的臺階都代表產(chǎn)生了一個新的泄漏通路。當改變Al端口電壓時，柵泄漏電流上第一個臺階如圖6(a)中第一個臺階高度 20所示。如考慮實際測試中的外界干擾、器件不穩(wěn)定性這類因素，Ibl的形狀會近似地變化為圖6(b)。對Ibl做微分，得到如圖6(c)的圖形，其中每個峰代表了在峰位置處有一條明顯的柵泄漏電流。2)本測試步驟目的在于提取柵介質(zhì)層中沿溝道方向靠近端口 A2 —側(cè)的陷阱密度和分布。兩路測試電壓信號分別接Al，A2端口，Bl，B2端口懸空。將Al端口接地，令A2端口電壓為V3，從V3開始緩慢增加或減少A2端口的電壓， 至V4。電壓增加步長為Vst印2。當所測試半導體器件為η型晶體管時，V3，V4，Vst印2取值范圍統(tǒng)一取負號；當所測試半導體器件為P型晶體管時，V3, V4，Vst印2取值范圍統(tǒng)一取正號。此步驟相當于左右顛倒高電場區(qū)域。在改變Α2端口電壓的時候，檢測襯底電流Λ2。詳細過程和原理同步驟1).3)本測試步驟目的在于提取柵介質(zhì)層中沿溝寬方向靠近端口 Bl —側(cè)的陷阱密度和分布。兩路測試電壓信號分別接Bi，Β2端口，Al，Α2端口懸空。此時Bl端口為應力端， 通過控制Bl和Β2得出沿溝寬方向的陷阱信息。將Β2端口接地，令Bl端口電壓為V5，從 V5開始緩慢增加或減少Bl端口的電壓，至V6。電壓增加步長為Vst印3。當所測試半導體器件為η型晶體管時，V5，V6，Vst印3取值范圍統(tǒng)一取正號；當所測試半導體器件為P型晶體管時，V5，V6，Vstep3取值范圍統(tǒng)一取負號。此步驟中柵區(qū)電場方向如圖3 (b)中柵內(nèi)溝道方向電場9所示。在改變Bl端口電壓的時候，檢測襯底電流Λ3。4)本測試步驟目的在于提取柵介質(zhì)層中沿溝寬方向靠近端口 B2 —側(cè)的陷阱密度和分布。兩路測試電壓信號分別接Bi，A2端口，Bl，B2端口懸空。將Bl端口接地，令B2端口電壓為V7，從V7開始緩慢增加或減少B2端口的電壓，至V8。電壓增加步長為Vst印4。 當所測試半導體器件為η型晶體管時，V7，V8，Vstep4取值范圍統(tǒng)一取負號；當所測試半導體器件為P型晶體管時，V7, V8，Vst印4取值范圍統(tǒng)一取正號。在改變B2端口電壓的時候，檢測襯底電流Λ4。5)通過控制每個步驟中的應力端電壓，使rtl，Λ2，Ib3和Λ4分別得到了溝道方向或溝寬方向一半的陷阱信息。將Λ2拼接在Ibl尾部，得到rtL，將Ib4拼接在Ib3尾部， 得到rtW。所得的IbL和rtW中包含了所有陷阱的信息。接下來利用HdL的導數(shù)峰值個數(shù)統(tǒng)計出HdL中如圖6(a)或6 (b)中的臺階個數(shù) (導數(shù)峰值個數(shù)等于臺階個數(shù))，這里設為N。N個臺階中，每個臺階高度分別設為II，12， 13. . . IN，可以計算出平均臺階高度為(11+12+. . . +IN)/N,利用步驟1)和步驟2)得到的 rtL，可以得出沿溝道方向陷阱密度的計算公式如下
NL(x) = IbLXN/(11+12+· . . +IN)上式中χ = VXL/(V2+V4)，其中V為如圖6所示應力端電壓，L為半導體器件的溝長。χ代表沿溝道方向位置。同理，可以計算出沿溝寬方向陷阱密度公式NW(y) = IbWXM/(Il，+12，+. . . +IM，)上式中y = VXW/(V6+V8)，其中V為如圖6所示應力端電壓，W為半導體器件的溝寬。y代表沿溝寬方向位置。其中M為HDW中臺階個數(shù)。結(jié)合NL (χ)和NW (y)，可做如圖7所示二維圖，在柵介質(zhì)層俯視圖觀中記錄了半導體柵介質(zhì)層中二維的陷阱位置分布和密度信息，如溝寬方向陷阱密度M和溝道方向陷阱密度25定位了陷阱密度較大區(qū)域SU6和陷阱密度加大區(qū)域S227。本發(fā)明所提供的半導體器件柵介質(zhì)層陷阱的測試方法能夠非常簡便而且有效的測試出小器件柵介質(zhì)的質(zhì)量情況，尤其適用于超小器件。本發(fā)明可得出柵介質(zhì)各種不同材料、不同工藝下的陷阱分布情況。同時要求設備簡單，測試結(jié)構(gòu)簡單，測試成本低廉，測試快速，在短時間內(nèi)即可得到器件柵介質(zhì)陷阱分布，適于大批量自動測試；操作與經(jīng)典的可靠性測試(電荷泵)兼容，簡單易操作，非常適用于超小半導體器件制造過程中的工藝監(jiān)控和成品質(zhì)量檢測。
權(quán)利要求
1.一種半導體器件的柵介質(zhì)層陷阱密度和位置的測試方法，所述測試方法利用泄漏通路產(chǎn)生的柵泄漏電流來測試小面積半導體器件柵介質(zhì)層中陷阱密度和二維的陷阱位置，其特征在于，A.首先，對半導體測試器件進行結(jié)構(gòu)改造將柵區(qū)沿四個不同的方向做四端引出，引出端為Al，A2，Bi, B2，這四個端口的末端都連接柵區(qū)；端口 Al，A2沿著溝道方向，端口 Bi， B2沿著溝寬方向；B.然后，執(zhí)行如下步驟1)提取柵介質(zhì)層中沿溝道方向靠近端口Al —側(cè)的陷阱密度和分布-把兩路測試電壓信號分別接Al，A2端口，讓Bi，B2端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將A2端口接地，令Al端口電壓為Vl，從Vl開始緩慢改變Al端口的電壓，至V2，此時Al端為應力端；電壓增加步長為Vstepl ；當所測試半導體器件為η型晶體管時，VI，V2, Vstepl均取正值；當所測試半導體器件為P型晶體管時，VI，V2，Vstep均取負值； -在改變Al端口電壓的時候，監(jiān)測襯底電流rtl ；2)提取柵介質(zhì)層中沿溝道方向靠近端口Α2 —側(cè)的陷阱密度和分布-把兩路測試電壓信號分別接Al，Α2端口，讓Bi，Β2端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Al端口接地，令Α2端口電壓為V3，從V3開始緩慢改變Α2端口的電壓，至V4，此時Α2端為應力端；電壓增加步長為Vst印2 ；當所測試半導體器件為η型晶體管時，V3，V4, Vst印2均取負值；當所測試半導體器件為ρ型晶體管時，V3，V4，Vst印2均取正值； -在改變Α2端口電壓的時候，監(jiān)測襯底電流Λ2 ；3)提取柵介質(zhì)層中沿溝寬方向靠近端口Bl —側(cè)的陷阱密度和分布-將兩路測試電壓信號分別接Bi，Β2端口，讓Al，Α2端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Β2端口接地，令Bl端口電壓為V5，從V5開始緩慢改變Bl端口的電壓，至V6，此時Bl端為應力端；電壓增加步長為Vstep3 ；當所測試半導體器件為η型晶體管時，V5，V6， Vst印3均取正值；當所測試半導體器件為ρ型晶體管時，V5，V6，Vst印3均取負值； -在改變Bl端口電壓的時候，監(jiān)測襯底電流Λ3 ；4)提取柵介質(zhì)層中沿溝寬方向靠近端口Β2 —側(cè)的陷阱密度和分布-將兩路測試電壓信號分別接Bi，Α2端口，讓Bi，Β2端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Bl端口接地，令Β2端口電壓為V7，從V7開始緩慢改變Β2端口的電壓，至V8，此時Β2端為應力端；電壓增加步長為Vst印4 ；當所測試半導體器件為η型晶體管時，V7，V8, Vstep4均取負值；當所測試半導體器件為ρ型晶體管時，V7，V8，Vst印4均取正值； -在改變B2端口電壓的時候，監(jiān)測襯底電流Λ4 ；5)將Λ2拼接在rtl尾部，得到rtL，將Λ4拼接在Λ3尾部，得到rtW，所得的rtL和 Ibff中包含了缺陷的信息；利用這兩個電流rtL* rtW的導數(shù)的峰值，計算出半導體器件柵介質(zhì)中的陷阱密度和二維的陷阱位置分布信息。
2.如權(quán)利要求1所述的測試方法，其特征在于，所述步驟1)中，Vl的取值范圍是0伏特 士0. 2伏特；V2的取值范圍是0伏特 士5伏特；Vstepl的取值范圍是0伏特 士0. 1 伏特。
3.如權(quán)利要求1所述的測試方法，其特征在于，所述步驟2)中，V3的取值范圍是0伏特 士0.2伏特；V4的取值范圍是0伏特 士5伏特；Vst印2的取值范圍是0伏特 士0. 1 伏特。
4.如權(quán)利要求1所述的測試方法，其特征在于，所述步驟3)中，V5的取值范圍是0伏特 士0.2伏特；V6的取值范圍是0伏特 士5伏特；Vst印3的取值范圍是0伏特 士0. 1 伏特。
5.如權(quán)利要求1所述的測試方法，其特征在于，所述步驟4)中，V7的取值范圍是0伏特 士0.2伏特；V8的取值范圍是0伏特 士5伏特；Vst印4的取值范圍是0伏特 士0. 1 伏特。
6.如權(quán)利要求1所述的測試方法，其特征在于，所述步驟5)中，計算半導體器件柵介質(zhì)中的陷阱密度和二維的陷阱位置分布信息的方法如下-利用IbL的導數(shù)峰值個數(shù)統(tǒng)計出IbL中的臺階個數(shù)N，每個臺階高度分別設為11，12， 13. . . IN，則沿溝道方向陷阱密度的計算公式為NL(x) = IbLXN/(11+12+· ··+IN)，上式中χ = VXL/(V2+V4)，其中V為應力端電壓，L為半導體器件的溝長，χ代表沿溝道方向位置；-同理可得，計算沿溝寬方向陷阱密度公式為NW(y) = IbffXM/dl' +12，+. . . +IM，)，上式中y = VXW/(V6+V8)，其中V為應力端電壓，W為半導體器件的溝寬，y代表沿溝寬方向位置，M為HdW中臺階個數(shù)；-結(jié)合NL(X)和NW(y)，做出二維圖，在柵介質(zhì)層俯視圖08)中記錄了半導體柵介質(zhì)層中二維的陷阱位置分布和密度信息；所述不同臺階代表不同的泄漏通路，臺階的高度代表電流差。
全文摘要
本發(fā)明公布了一種半導體器件的柵介質(zhì)層陷阱密度和位置的測試方法。所述測試方法利用泄漏通路產(chǎn)生的柵泄漏電流來測試小面積(有效溝道面積小于0.5平方微米)半導體器件柵介質(zhì)層中陷阱密度和二維的陷阱位置。本發(fā)明尤其適用于超小面積器件(有效溝道面積小于0.05平方微米)的測試。本方法可以得出柵介質(zhì)在不同材料、不同工藝情況下的陷阱分布情況；本方法要求設備簡單，測試結(jié)構(gòu)簡單，測試成本低廉；且測試快速，在短時間內(nèi)即可得到器件柵介質(zhì)陷阱分布，適于大批量自動測試非常適用于超小半導體器件制造過程中的工藝監(jiān)控和成品質(zhì)量檢測。
文檔編號G01R31/26GK102353882SQ201110153759
公開日2012年2月15日 申請日期2011年6月9日 優(yōu)先權(quán)日2011年6月9日
發(fā)明者劉長澤, 樊捷聞, 王潤聲, 王陽元, 鄒積彬, 黃如 申請人:北京大學