專利名稱：基于cpld和fpga的自適應(yīng)光子相關(guān)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及獲取散射光強(qiáng)信號(hào)相關(guān)函數(shù)的裝置，具體是基于復(fù)雜可編程邏輯器件 (簡(jiǎn)稱CPLD，下同)和現(xiàn)場(chǎng)可編程門陣列(簡(jiǎn)稱FPGA，下同)的自適應(yīng)光子相關(guān)器。
背景技術(shù)：
目前，光子相關(guān)光譜技術(shù)中獲取散射光強(qiáng)信號(hào)自相關(guān)函數(shù)和互相關(guān)函數(shù)的裝置， 主要有 Brookhaven Instruments Corporation 的 TurboCorr,德國(guó) ALV 公司 ALV-6000、 ALV-7000系列數(shù)字相關(guān)器和美國(guó)w冊(cè).correlator, com網(wǎng)站上提供的FLEX02等系列相關(guān)器。上述相關(guān)器裝置大多是基于專門定制的芯片，或基于DSP芯片，價(jià)格昂貴。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對(duì)現(xiàn)有技術(shù)存在的缺陷，提供一種基于復(fù)雜可編程邏輯器件 (簡(jiǎn)稱CPLD，下同)和現(xiàn)場(chǎng)可編程門陣列(簡(jiǎn)稱FPGA，下同)的自適應(yīng)光子相關(guān)器，用于光子相關(guān)光譜技術(shù)中光強(qiáng)信號(hào)相關(guān)函數(shù)的硬件實(shí)現(xiàn)，其根據(jù)獲取到的默認(rèn)配置的相關(guān)函數(shù)， 自適應(yīng)地調(diào)整采樣時(shí)間、相關(guān)運(yùn)算時(shí)間、延遲通道分配方案，最終獲得最優(yōu)化的相關(guān)函數(shù)。CPLD是基于EEPROM工藝的，在芯片的內(nèi)部寫入程序后，系統(tǒng)上電后即可可靠的工作，沒(méi)有配置數(shù)據(jù)的加載過(guò)程，在本發(fā)明中CPLD的主要作用就是實(shí)現(xiàn)多片F(xiàn)PGA配置芯片的引腳和FPGA配置引腳的動(dòng)態(tài)互連。通過(guò)已經(jīng)存儲(chǔ)在CPLD中的程序，使多片F(xiàn)PGA配置芯片和FPGA在CPLD的控制下完成動(dòng)態(tài)選擇配置。FPGA是一種可根據(jù)應(yīng)用場(chǎng)合靈活配置資源的一種通用芯片，且大多嵌入有數(shù)字運(yùn)算模塊，適用于相關(guān)運(yùn)算。FPGA基于SRAM工藝，由存放在片內(nèi)SRAM中的程序來(lái)設(shè)置其工作狀態(tài)，配置時(shí)，F(xiàn)PGA芯片將配置芯片中的數(shù)據(jù)讀入片內(nèi)SRAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。FPGA的這特性使其便于動(dòng)態(tài)靈活地進(jìn)行配置。一片F(xiàn)PGA可以通過(guò)多種配置方案方便地實(shí)現(xiàn)多種功能。如圖 1、2所示，本發(fā)明的一種基于CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)和FPGA (Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)的自適應(yīng)光子相關(guān)器主要包括—FPGA芯片電路，實(shí)現(xiàn)多個(gè)相互獨(dú)立的數(shù)字相關(guān)器；——FPGA時(shí)鐘、復(fù)位、重配置電路，實(shí)現(xiàn)FPGA內(nèi)各電路模塊的驅(qū)動(dòng)，同步復(fù)位，重新配置的驅(qū)動(dòng)；——串口與USB電路，實(shí)現(xiàn)FPGA、CPLD與計(jì)算機(jī)通信；—加密電路，用于加密配置到FPGA芯片上的程序；CPLD與多片F(xiàn)PGA配置芯片電路，利用CPLD將存儲(chǔ)在多片配置芯片上的多種配置方案選擇性地動(dòng)態(tài)配置到FPGA芯片上；— CPLD時(shí)鐘、復(fù)位電路，實(shí)現(xiàn)CPLD各電路模塊的驅(qū)動(dòng)，復(fù)位；
—同步復(fù)位模塊，固化在FPGA內(nèi)，完成在硬件上電后或FPGA復(fù)位按鍵按下后 FPGA芯片內(nèi)各模塊的同步復(fù)位與默認(rèn)初始值的加載；——光子計(jì)數(shù)模塊，固化在FPGA內(nèi)，用于統(tǒng)計(jì)一定時(shí)間間隔內(nèi)光子的數(shù)目，并鎖存輸出，送入相關(guān)運(yùn)算模塊；——相關(guān)運(yùn)算模塊，固化在FPGA內(nèi)，將光子計(jì)數(shù)模塊輸出的數(shù)據(jù)進(jìn)行自相關(guān)運(yùn)算或互相關(guān)運(yùn)算，得到自相關(guān)曲線或互相關(guān)曲線，并鎖存輸出，通過(guò)計(jì)算機(jī)接口模塊，與計(jì)算機(jī)通信，實(shí)現(xiàn)數(shù)據(jù)的輸出；—計(jì)算機(jī)接口模塊，固化在FPGA內(nèi)，通過(guò)串口與USB電路接口與計(jì)算機(jī)通信，實(shí)現(xiàn)相關(guān)器參數(shù)設(shè)置與自相關(guān)運(yùn)算或互相關(guān)運(yùn)算結(jié)果數(shù)據(jù)輸出；—加密模塊，固化在FPGA內(nèi)，完成對(duì)配置到FPGA中程序的加密；—CPLD復(fù)位模塊，固化在CPLD內(nèi)，完成在硬件上電后或CPLD復(fù)位按鍵按下后 CPLD芯片內(nèi)各模塊的復(fù)位與默認(rèn)初始值的加載；—指令監(jiān)控模塊，固化在CPLD內(nèi)，用于監(jiān)控通過(guò)串口與USB電路接口，由計(jì)算機(jī)軟件發(fā)送來(lái)的配置方案選擇指令；——?jiǎng)討B(tài)配置模塊，固化在CPLD內(nèi)，用于將存儲(chǔ)著指令選中配置方案的配置芯片引腳和FPGA配置引腳動(dòng)態(tài)互連，并驅(qū)動(dòng)FPGA進(jìn)行重新配置，完成對(duì)FPGA的動(dòng)態(tài)選擇配置。優(yōu)選方案如下所述FPGA芯片電路主要由一片F(xiàn)PGA芯片電路構(gòu)成；所述FPGA時(shí)鐘、復(fù)位、重配置電路主要由Blockl電路構(gòu)成。所述串口與USB電路主要由UART&USB電路構(gòu)成；所述加密電路主要由DS^EOl芯片電路構(gòu)成。所述CPLD與多片F(xiàn)PGA配置芯片電路主要由一片CPLD芯片電路和多片F(xiàn)PGA配置芯片電路構(gòu)成；所述CPLD時(shí)鐘、復(fù)位電路主要由Block2電路構(gòu)成。所述同步復(fù)位模塊主要包括50M全局時(shí)間的輸入、外部復(fù)位信號(hào)輸入和同步復(fù)位信號(hào)的輸出模塊。所述光子計(jì)數(shù)模塊主要包括iSampleWord參數(shù)的輸入與50M全局時(shí)間的輸入模塊。所述相關(guān)運(yùn)算模塊主要由移位寄存器與乘法累加器構(gòu)成，可選擇性地實(shí)現(xiàn)自相關(guān)運(yùn)算和互相關(guān)運(yùn)算；所述計(jì)算機(jī)接口模塊主要由接收單元RxdAll與發(fā)送單元TXDControl 構(gòu)成。所述加密模塊主要由隨機(jī)8位數(shù)產(chǎn)生模塊RNG_8Bits，哈希算法計(jì)算和結(jié)果校驗(yàn)?zāi)Ksmall_micro_32和外部加密電路接口模塊0ne_Wire這3個(gè)模塊構(gòu)成。所述CPLD復(fù)位模塊主要包括50M時(shí)間的輸入、外部復(fù)位信號(hào)輸入和CPLD復(fù)位信號(hào)的輸出模塊。所述指令監(jiān)控模塊主要由串口接收單元RxdAll和配置方案預(yù)設(shè)值構(gòu)成；所述動(dòng)態(tài)配置模塊主要由All電路構(gòu)成。本發(fā)明的工作原理如下本發(fā)明的系統(tǒng)框圖如圖1，從光子探測(cè)器(例如光電倍增管、雪崩光電二極管等) 出來(lái)的脈沖信號(hào)，進(jìn)入FPGA里的光子計(jì)數(shù)模塊。光子計(jì)數(shù)模塊通過(guò)預(yù)設(shè)的采樣時(shí)間間隔， 對(duì)光子脈沖信號(hào)進(jìn)行等間隔的計(jì)數(shù)，計(jì)數(shù)結(jié)果送入相關(guān)運(yùn)算模塊。相關(guān)運(yùn)算模塊首先將數(shù)據(jù)送入移位寄存器，并按照設(shè)定的通道分配方案，啟動(dòng)乘法累加器進(jìn)行運(yùn)算，完成指定的相關(guān)運(yùn)算時(shí)間后，將本次結(jié)果送入計(jì)算機(jī)接口模塊，計(jì)算機(jī)接口模塊將結(jié)果送入計(jì)算機(jī)，完成一次相關(guān)運(yùn)算過(guò)程。如圖1，多片配置芯片分別存儲(chǔ)不同的配置方案，利用CPLD結(jié)合計(jì)算機(jī)上的軟件可以較易地使一片F(xiàn)PGA芯片在不同的時(shí)刻實(shí)現(xiàn)多種不同的相關(guān)運(yùn)算，達(dá)到“一機(jī)多能”的效果，提高光子相關(guān)器的功能和性能。由計(jì)算機(jī)上的軟件發(fā)送來(lái)的配置方案選擇指令，通過(guò)串口與USB電路接口，送入CPLD里的指令監(jiān)控模塊。指令監(jiān)控模塊對(duì)指令進(jìn)行識(shí)別判定， 以確定將那種配置方案配置到FPGA中，判定結(jié)果送入動(dòng)態(tài)配置模塊。動(dòng)態(tài)配置模塊根據(jù)判定的結(jié)果，將存儲(chǔ)著選中配置方案的配置芯片引腳和FPGA配置引腳動(dòng)態(tài)互連，并驅(qū)動(dòng)FPGA 進(jìn)行重新配置，完成對(duì)FPGA的動(dòng)態(tài)選擇配置。配置完成后，配置程序中的程序加密模塊與連接著FPGA的加密電路進(jìn)行密鑰校驗(yàn)。校驗(yàn)通過(guò)后，F(xiàn)PGA就具有了選中方案的功能。整個(gè)動(dòng)態(tài)配置過(guò)程不超過(guò)1秒，實(shí)時(shí)性非常強(qiáng)。圖2是本發(fā)明以四片F(xiàn)PGA配置芯片為例的硬件電路連接總圖。Blockl模塊產(chǎn)生輸入FPGA的50M全局時(shí)鐘，復(fù)位信號(hào)與重新配置驅(qū)動(dòng)信號(hào)，并且完成光電倍增管與本電路的連接，硬件電路連接如圖3。FPGA為一片F(xiàn)PGA芯片及其外圍電路，用于在不同時(shí)刻實(shí)現(xiàn)多個(gè)相互獨(dú)立的相關(guān)器。Block2模塊產(chǎn)生輸入CPLD的50M時(shí)鐘和復(fù)位信號(hào)，CPLD為一片 CPLD芯片及其外圍電路，用于實(shí)現(xiàn)監(jiān)控由UART&USB輸入的配置方案選擇指令，根據(jù)指令完成FPGA配置引腳與配置芯片引腳的動(dòng)態(tài)互連，并驅(qū)動(dòng)FPGA進(jìn)行重新配置。EPCS64(1)、 EPCS64 (2)、EPCS64 (3)、EPCS64 (4)為四片F(xiàn)PGA配置芯片及其外圍電路，用于存儲(chǔ)四種不同的相關(guān)器配置方案。UART&USB與FPGA內(nèi)的計(jì)算機(jī)接口模塊和CPLD內(nèi)的指令監(jiān)控模塊相連，硬件電路連接如圖4，完成計(jì)算機(jī)發(fā)送配置方案選擇指令到CPLD和FPGA進(jìn)行相關(guān)運(yùn)算的參數(shù)設(shè)置與相關(guān)運(yùn)算曲線數(shù)據(jù)傳輸。由于FPGA內(nèi)的可編程資源有限，決定了光子相關(guān)器可分配的通道數(shù)是有限的，如果通道時(shí)間分配方案固定，往往不能很好地適應(yīng)不同場(chǎng)合的運(yùn)用。以200個(gè)通道數(shù)的線性通道分配方案為例，在基于光子相關(guān)光譜法納米顆粒粒度測(cè)量技術(shù)中，大粒徑納米顆粒的光強(qiáng)相關(guān)函數(shù)衰減較慢。如圖5，粒徑為1000納米顆粒的光強(qiáng)相關(guān)函數(shù)需要大約0. Is的時(shí)間才能衰減下來(lái)，這就要求相關(guān)器通道的最大延遲時(shí)間足夠長(zhǎng)。假設(shè)其最小延遲時(shí)間為 500us，則其最大延遲時(shí)間為0. ls，但此時(shí)通道的最小延遲時(shí)間太長(zhǎng)，不能滿足小粒徑納米顆粒的反演需要。小粒徑納米顆粒的測(cè)量中，其光強(qiáng)相關(guān)函數(shù)衰減較快，如圖5，3納米的顆粒的光強(qiáng)相關(guān)函數(shù)只需大約0. Ims的時(shí)間就衰減下來(lái)了，這就要求相關(guān)器通道的最小延遲時(shí)間較短，假設(shè)其最小延遲時(shí)間0. 5us，則其最大延遲時(shí)間為0. 1ms，但此時(shí)其最大延時(shí)時(shí)間太短，不能滿足大粒徑納米顆粒的反演需要。通過(guò)計(jì)算機(jī)上的軟件的控制，利用多配置方案動(dòng)態(tài)選擇配置，可以自適應(yīng)的獲取最優(yōu)化的相關(guān)曲線，從而滿足各種粒度的測(cè)量和反演的需要，提高測(cè)量精度。四片配置芯片中存儲(chǔ)著不同通道配置方案的相關(guān)器，有不同的最小和最大延遲時(shí)間，分別適用于對(duì)不同衰減率的相關(guān)函數(shù)的獲取。也可以在配置芯片中存儲(chǔ)不同類型的相關(guān)器，即自相關(guān)器和互相關(guān)器。由于互相關(guān)器的自適應(yīng)測(cè)量原理和自相關(guān)器的自適應(yīng)測(cè)量原理是一致的，因此以自相關(guān)器的自適應(yīng)測(cè)量原理為例來(lái)說(shuō)明其自適應(yīng)測(cè)量的原理。系統(tǒng)上電后，默認(rèn)將滿足大中粒徑納米顆粒測(cè)量和反演的自相關(guān)器配置方案配置到FPGA中。對(duì)納米進(jìn)行測(cè)量時(shí)，完成自相關(guān)運(yùn)算后，自相關(guān)函數(shù)輸入到計(jì)算機(jī)中。計(jì)算機(jī)上的軟件對(duì)輸入的數(shù)據(jù)進(jìn)行處理， 以初步判定相關(guān)函數(shù)的衰減率，再根據(jù)該衰減率，由計(jì)算機(jī)軟件發(fā)送指令選中儲(chǔ)存在配置芯片中的合適的通道配置方案，在CPLD的控制下，將選中的配置方案配置到FPGA中，重新進(jìn)行相關(guān)運(yùn)算及后續(xù)的數(shù)據(jù)處理，例如粒度反演等。用戶啟動(dòng)測(cè)量后，整個(gè)測(cè)量過(guò)程由計(jì)算機(jī)上的軟件自動(dòng)控制，具備自適應(yīng)的功能，操作簡(jiǎn)單，其中配置方案的動(dòng)態(tài)選擇速度小于 1秒，實(shí)時(shí)性強(qiáng)。由于自相關(guān)器原理是一致的，因此，以其中一個(gè)自相關(guān)器為例來(lái)說(shuō)明其原理。圖6中，有6根輸入線，2根輸出線。有四個(gè)主要功能模塊=ResetDelay為同步復(fù)位模塊；PhotonCounter為光子計(jì)數(shù)模塊；ProCorrelatonl為自相關(guān)運(yùn)算模塊；ProOutputl 為計(jì)算機(jī)接口模塊。Enable為加密模塊輸出的使能信號(hào)，用于使能光子計(jì)數(shù)模塊，高電平有效。iCLK50M為50M的全局時(shí)鐘輸入，用于驅(qū)動(dòng)各電路模塊。iRST為外部復(fù)位輸入線， 由ResetDelay模塊產(chǎn)生的復(fù)位信號(hào)oRESET作為全局的復(fù)位信號(hào)，同時(shí)為低電平有效。 iPhotonPulse為光子脈沖信號(hào)輸入，用于與光子探測(cè)器相連。iRX與iUSBRX進(jìn)行相與運(yùn)算后作為輸入，可與串口與USB電路轉(zhuǎn)串口芯片相連，輸入到ProOutputl計(jì)算機(jī)接口模塊，自相關(guān)計(jì)算的結(jié)果數(shù)據(jù)通過(guò)一個(gè)接口傳輸入計(jì)算機(jī)。oTX與oUSBTX為串口與USB電路轉(zhuǎn)串口芯片與計(jì)算機(jī)接口相連的輸出線。若選用互相關(guān)器，其原理與自相關(guān)類似，這里以一個(gè)互自相關(guān)器為例來(lái)說(shuō)明其原理。圖7中，有7根輸入線，2根輸出線。有五個(gè)主要功能模塊=ResetDelay為同步復(fù)位模塊；PhotonCounter為光子計(jì)數(shù)模塊，有兩個(gè)相互獨(dú)立的光子計(jì)數(shù)模塊；ftOCorrelatonl為互相關(guān)運(yùn)算模塊；PrO0utput2為計(jì)算機(jī)接口模塊。Enable為加密模塊輸出的使能信號(hào)，用于使能光子計(jì)數(shù)模塊，高電平有效。iCLK50M為50M的全局時(shí)鐘輸入，用于驅(qū)動(dòng)各模塊電路。 iRST為外部復(fù)位輸入線，由ResetDelay模塊產(chǎn)生的復(fù)位信號(hào)oRESET作為全局的復(fù)位信號(hào)， 同時(shí)為低電平有效。iWiotonPulsel為一路光子脈沖信號(hào)輸入，iPhotonPulse2為另一路光子脈沖信號(hào)輸入。iRX與iUSBRX進(jìn)行相與運(yùn)算后作為輸入，可與串口與USB電路轉(zhuǎn)串口芯片相連，輸入到ftx)0UtpUt2計(jì)算機(jī)接口模塊，互相關(guān)計(jì)算的結(jié)果數(shù)據(jù)通過(guò)一個(gè)接口傳輸入計(jì)算機(jī)。oTX與oUSBTX為串口與USB電路轉(zhuǎn)串口芯片與計(jì)算機(jī)接口相連的輸出線。本發(fā)明中固化在FPGA內(nèi)各模塊更詳細(xì)的說(shuō)明如下同步復(fù)位模塊同步復(fù)位模塊完成在硬件上電后或FPGA復(fù)位按鍵按下后各模塊同步復(fù)位與默認(rèn)初始值加載。具體的原理設(shè)計(jì)如圖8。iCLK為外部硬件輸入時(shí)鐘脈沖，iRST為由外部按鍵控制輸入的電平，oRESET為輸出復(fù)位信號(hào)，低電平有效。光子計(jì)數(shù)模塊光子計(jì)數(shù)模塊是光子相關(guān)器進(jìn)行相關(guān)運(yùn)算的重要組成部分，它實(shí)現(xiàn)的功能除了對(duì)光子信號(hào)進(jìn)行計(jì)數(shù)外，還包括啟動(dòng)相關(guān)運(yùn)算模塊的移位寄存器進(jìn)行移位和乘法累加器進(jìn)行相乘累加運(yùn)算的功能，同時(shí)也控制著運(yùn)算的總次數(shù)。但本發(fā)明相關(guān)器也可屏蔽這個(gè)功能， 從外部輸入信號(hào)，也可實(shí)現(xiàn)相關(guān)運(yùn)算。具體的原理設(shè)計(jì)如圖9。該電路有5根輸入線，2根輸出線，一個(gè)計(jì)數(shù)數(shù)據(jù)位數(shù)控制參數(shù)。其中Enable為加密模塊輸出的使能信號(hào)，高電平有效。iCLK50M為50M的時(shí)鐘輸入，用于控制采樣時(shí)間，當(dāng)計(jì)數(shù)時(shí)間與采樣時(shí)間相同時(shí)，輸出計(jì)數(shù)數(shù)據(jù)。iRST為全局的復(fù)位信號(hào)輸入線，同時(shí)為低電平有效。iPhotonPulse為光子脈沖信號(hào)輸入，用于與光子探測(cè)器相連。iSampleWord為光子計(jì)數(shù)模塊的參數(shù)輸入線，控制采樣時(shí)間間隔，數(shù)據(jù)由(采樣時(shí)間/輸入時(shí)鐘周期)計(jì)算得到。iDataWidth為計(jì)數(shù)數(shù)據(jù)位數(shù)控制參數(shù)，用于控制計(jì)數(shù)結(jié)果的位數(shù)。ODataCLK為計(jì)數(shù)結(jié)果時(shí)鐘，上升沿時(shí)將結(jié)果鎖存輸出。 oData[iDataffidth-l. . 0]為計(jì)數(shù)結(jié)果的輸出。相關(guān)運(yùn)算模塊相關(guān)運(yùn)算模塊是光子相關(guān)器的核心部分，在自相關(guān)器中，相關(guān)運(yùn)算模塊為自相關(guān)運(yùn)算模塊。在互相關(guān)器中，相關(guān)運(yùn)算模塊為互相關(guān)運(yùn)算模塊。先介紹自相關(guān)運(yùn)算模塊，它實(shí)現(xiàn)的功能主要是對(duì)光子計(jì)數(shù)模塊的輸出數(shù)據(jù)進(jìn)行自相關(guān)運(yùn)算。自相關(guān)運(yùn)算以移位寄存器和乘法累加器為基礎(chǔ)，以一個(gè)4通道的自相關(guān)運(yùn)算為例來(lái)說(shuō)明自相關(guān)器的工作原理，如圖10所示。移位時(shí)鐘將光子計(jì)數(shù)值存儲(chǔ)在移位寄存器的第一個(gè)單元里，下一個(gè)移位時(shí)鐘到來(lái)時(shí)，移位寄存器的第一個(gè)單元的數(shù)值n(l)被轉(zhuǎn)移到第二個(gè)單元，啟動(dòng)乘法累加單元進(jìn)行運(yùn)算。經(jīng)過(guò)N次采樣后，用Iii表示第i個(gè)采樣時(shí)間里的光子計(jì)數(shù)，i = 1，2，3…N，圖10中的 4個(gè)累加器保存的數(shù)值分別為第1 累加器:R(A τ ) = ηιη2+η2η3+…+Iv1Iin第2 累加器:R(2A τ ) = ηιη3+η2ηη4+... +nN_2nN第3 累加器:R(3 Δ τ ) = ηιη4+η2η5+··· +ηΝ_3ηΝ第4 累加器:R(4A τ) = ηιη5+η2η6+...+ηΝ_4ηΝ在FPGA中，自相關(guān)運(yùn)算模塊主要依據(jù)上述原理構(gòu)建了移位寄存器模塊與乘法累加器模塊。移位寄存器模塊完成數(shù)據(jù)的存儲(chǔ)與移位操作，具體的電路設(shè)計(jì)如圖11。該電路有3個(gè)輸入，iCLK為移位時(shí)鐘，iEn為使能信號(hào)，高電平有效，iData[idatawidth. · 0]為第一個(gè)移位寄存器的數(shù)據(jù)輸入端。當(dāng)iEn使能，iCLK上升沿時(shí)，數(shù)據(jù)iDatatidatawidth. . 0] 移進(jìn)在inst單元，同時(shí)inst單元數(shù)據(jù)移進(jìn)instl單元，以此類推。乘法累加器模塊完成數(shù)據(jù)的相乘與累加操作。具體的電路設(shè)計(jì)如圖12。iCLK50M 為50M的時(shí)鐘輸入，iRST為復(fù)位輸入線，iEn為使能信號(hào)，高電平有效。iCLK為移位時(shí)鐘， iDataA [3.. 0]為圖11中第一個(gè)移位寄存器的數(shù)據(jù)，iDataB[119. . 0] [3. . 0]為預(yù)先設(shè)定的需要計(jì)算的通道所對(duì)應(yīng)的移位寄存器的數(shù)據(jù)。乘法累加器中的乘法運(yùn)算使用了 FPGA里嵌入的高速硬件乘法器采用時(shí)分復(fù)用的方法進(jìn)行計(jì)算，節(jié)省了硬件資源。下面介紹互相關(guān)運(yùn)算模塊，它實(shí)現(xiàn)的功能主要是對(duì)兩個(gè)相互獨(dú)立的光子計(jì)數(shù)模塊輸出的數(shù)據(jù)進(jìn)行互相關(guān)運(yùn)算?；ハ嚓P(guān)運(yùn)算也是以移位寄存器和乘法累加器為基礎(chǔ)，兩路不同的光子脈沖信號(hào)進(jìn)入 FPGA后，通過(guò)兩個(gè)相互獨(dú)立光子計(jì)數(shù)模塊分別進(jìn)行計(jì)數(shù)，并且送入移位寄存器，根據(jù)設(shè)定的通道分配方案進(jìn)行互相關(guān)運(yùn)算。以4通道互相關(guān)運(yùn)算為例對(duì)互相關(guān)運(yùn)算過(guò)程進(jìn)行說(shuō)明，原理框圖如錯(cuò)誤！未找到引用源。所示。光子計(jì)數(shù)1及光子計(jì)數(shù)2模塊分別對(duì)光子脈沖1和光子脈沖2進(jìn)行計(jì)數(shù)，并且將光子數(shù)分別送入移位寄存器A與B中。光子計(jì)數(shù)值在移位時(shí)鐘作用下，從一個(gè)移位寄存器進(jìn)入下一個(gè)移位寄存器，同時(shí)啟動(dòng)乘法累加單元進(jìn)行運(yùn)算。用Ai, Bi分別表示光子脈沖1、 光子脈沖2第i個(gè)采樣時(shí)間里的光子計(jì)數(shù)，i = 1，2，3…N。經(jīng)過(guò)N次采樣后，錯(cuò)誤！未找到引用源。中的第一個(gè)累加器τ)保存的數(shù)值為R(At) = B1A2+B2A3+…+BimAn
根據(jù)互相關(guān)器通道的分配，計(jì)算相應(yīng)的通道互相關(guān)值。其運(yùn)算的數(shù)據(jù)來(lái)自兩個(gè)光子計(jì)數(shù)模塊的結(jié)果，并將其送入圖13中的A、B兩個(gè)移位寄存器中，由于后面的計(jì)算過(guò)程與自相關(guān)運(yùn)算是一致的，因此，不再贅述。計(jì)算機(jī)接口模塊計(jì)算機(jī)接口模塊完成計(jì)算機(jī)與FPGA中相關(guān)器的通信，在FPGA內(nèi)建立串口數(shù)據(jù)接收單元和串口數(shù)據(jù)發(fā)送單元。接收單元接收計(jì)算機(jī)發(fā)送來(lái)的指令，發(fā)送單元將相關(guān)運(yùn)算的結(jié)果數(shù)據(jù)發(fā)送到計(jì)算機(jī)。加密模塊加密模塊用于加密配置到FPGA中的程序，防止程序被復(fù)制移植到至其他硬件中。 具體的原理設(shè)計(jì)如圖14。有2根輸入線，2跟輸出線，ClockJn為時(shí)鐘信號(hào)輸入線，Resetru ^為由外部按鍵控制的復(fù)位信號(hào)輸入，Enable為輸出的使能信號(hào)。0ne_Wire與外部加密電路連接。有3個(gè)主要的功能模塊RNG_8Bits為隨機(jī)8位數(shù)產(chǎn)生模塊；small_miCro_32為哈希算法計(jì)算和結(jié)果校驗(yàn)?zāi)K；0ne_Wire為外部加密電路接口模塊。本發(fā)明中固化在CPLD內(nèi)各模塊更詳細(xì)的說(shuō)明如下CPLD復(fù)位模塊CPLD復(fù)位模塊完成在硬件上電后或CPLD復(fù)位按鍵按下后CPLD內(nèi)各模塊復(fù)位與默認(rèn)初始值的加載。具體的原理設(shè)計(jì)如圖8，與FPGA內(nèi)的同步復(fù)位模塊完全一致。指令監(jiān)控模塊指令監(jiān)控模塊用于監(jiān)控由計(jì)算機(jī)發(fā)送來(lái)的配置方案選擇指令。在CPLD內(nèi)建立串口數(shù)據(jù)接收單元，接收計(jì)算機(jī)發(fā)送來(lái)的指令。當(dāng)計(jì)算機(jī)給CPLD發(fā)送指令時(shí)，指令監(jiān)控模塊對(duì)接受到的指令進(jìn)行識(shí)別判斷，當(dāng)判定為某個(gè)配置方案選擇指令時(shí)，則將判定結(jié)果送入動(dòng)態(tài)配置模塊中，如果不是某個(gè)配置方案選擇指令，則保持原來(lái)狀態(tài)。動(dòng)態(tài)配置模塊動(dòng)態(tài)配置模塊根據(jù)指令監(jiān)控模塊的判定結(jié)果，將存儲(chǔ)著指令選中配置方案的配置芯片引腳和FPGA配置引腳動(dòng)態(tài)互連，并驅(qū)動(dòng)FPGA進(jìn)行重新配置，完成對(duì)FPGA的動(dòng)態(tài)選擇配置。具體原理設(shè)計(jì)如圖15。iCLK50M為50M時(shí)鐘脈沖輸入，iRST為復(fù)位信號(hào)輸入，iResult 為判定結(jié)果輸入，DCLK、nCS、ASDI、DATA 為 FPGA 的配置引腳，DCLKl、nCSl、ASDI1、DATAl 為第一片配置芯片的引腳，DCLK2、nCS2、ASDI2、DATA2為第二片配置芯片的引腳，DCLK3、nCS3、 ASDI3、DATA3為第三片配置芯片的引腳，DCLK4、nCS4、ASDI4、DATA4為第四片配置芯片的引腳，oConfig為FPGA重配置驅(qū)動(dòng)信號(hào)輸出。本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn)1、本發(fā)明基于一片F(xiàn)PGA芯片和多片F(xiàn)PGA配置芯片，由一片CPLD芯片控制FPGA配置引腳與多片配置芯片引腳的動(dòng)態(tài)互連，采用Quartus II軟件平臺(tái)設(shè)計(jì)的方式實(shí)現(xiàn)自適應(yīng)光子相關(guān)器。該設(shè)計(jì)方法具有以下的幾個(gè)特點(diǎn)(1)、用Quartus II軟件設(shè)計(jì)電路程序，利用USB Blaster下載線和JTAG接口或者AS下載接口下載到電路板上；(2)、能通過(guò)Quartus II軟件對(duì)程序進(jìn)行更改，從而實(shí)現(xiàn)本發(fā)明對(duì)光子相關(guān)器的改進(jìn)；(3)、可以應(yīng)用Qimrtus II 軟件平臺(tái)中的波形仿真，對(duì)同步復(fù)位模塊，光子計(jì)數(shù)模塊等模塊進(jìn)行仿真。2、本發(fā)明采用多片F(xiàn)PGA配置芯片動(dòng)態(tài)配置FPGA的方式，實(shí)現(xiàn)了自相關(guān)運(yùn)算和互相關(guān)運(yùn)算，用戶可以通過(guò)計(jì)算機(jī)上的軟件，交互式地選擇采用哪種相關(guān)運(yùn)算方案。較易地?cái)U(kuò)展了相關(guān)器延遲時(shí)間的動(dòng)態(tài)范圍，從而提高相關(guān)器的功能和性能，達(dá)到“一機(jī)多能”的效果。3、本發(fā)明的乘法累加器，基于FPGA嵌入的高速乘法器，采用時(shí)分復(fù)用技術(shù)，從而提高了相關(guān)運(yùn)算的速度，優(yōu)化了硬件資源。4、本發(fā)明采用高密度FPGA芯片，把同步復(fù)位模塊，光子計(jì)數(shù)模塊，相關(guān)運(yùn)算模塊， 計(jì)算機(jī)接口模塊，加密模塊，固化在FPGA中，從而提高相關(guān)器電路的穩(wěn)定性，減小電路功耗。5、本發(fā)明基于通用型現(xiàn)場(chǎng)可編程芯片F(xiàn)PGA實(shí)現(xiàn)自適應(yīng)光子相關(guān)器，資源配置靈活，易于產(chǎn)品性能升級(jí)。6、本發(fā)明利用CPLD芯片，把CPLD復(fù)位模塊，指令監(jiān)控模塊，動(dòng)態(tài)配置模塊，固化在 CPLD中，從而提高了相關(guān)器配置方案的易擴(kuò)展性。7、本發(fā)明采用FPGA內(nèi)加密模塊與外部加密電路相結(jié)合的加密方式，提高了程序的保密性。8、本發(fā)明與計(jì)算機(jī)上的軟件相結(jié)合，測(cè)量中根據(jù)相關(guān)曲線的特點(diǎn)，自適應(yīng)的調(diào)整配置方案，使得相關(guān)曲線的獲取最優(yōu)化。


圖1是本發(fā)明結(jié)構(gòu)框圖；圖2是本發(fā)明硬件電路連接總圖；圖3是圖1中的全局時(shí)鐘、外部復(fù)位、重配置驅(qū)動(dòng)、信號(hào)輸入硬件電路連接圖；圖4是圖1中的USB和串口硬件電路連接圖；圖5是四種不同粒徑納米顆粒的光強(qiáng)相關(guān)函數(shù)圖；圖6是圖1中FPGA芯片內(nèi)自相關(guān)器的程序框圖；圖7是圖1中FPGA芯片內(nèi)互相關(guān)器的程序框圖；圖8是圖5、圖6中固化在FPGA芯片內(nèi)的同步復(fù)位模塊電路圖；圖9是圖5、圖6中固化在FPGA芯片內(nèi)的光子計(jì)數(shù)模塊電路圖；圖10是自相關(guān)運(yùn)算模塊中的乘法累加示意圖；圖11是固化在FPGA芯片內(nèi)的相關(guān)運(yùn)算模塊中的移位寄存器示意圖；圖12是固化在FPGA芯片內(nèi)的相關(guān)運(yùn)算模塊中的乘法累加器示意圖；圖13是互相關(guān)運(yùn)算模塊中的乘法累加示意圖；圖14是圖1中FPGA芯片內(nèi)加密模塊的程序框圖；圖15是固化在CPLD芯片內(nèi)的動(dòng)態(tài)配置模塊電路圖；圖16是同步復(fù)位模塊時(shí)序仿真波形圖；圖17是光子計(jì)數(shù)模塊仿真波形圖；圖18是相關(guān)運(yùn)算模塊時(shí)序圖；圖19是固化在FPGA芯片內(nèi)的計(jì)算機(jī)接口接收模塊電路圖；圖20是固化在FPGA芯片內(nèi)的計(jì)算機(jī)接口發(fā)送模塊電路圖。
具體實(shí)施例方式同步復(fù)位模塊
iCLK為外部硬件輸入時(shí)鐘脈沖，iRST為外部復(fù)位信號(hào)輸入，oRESET為輸出復(fù)位信號(hào)。圖16是仿真波形，當(dāng)上電后或FPGA復(fù)位按鍵按下后即對(duì)iCLK進(jìn)行計(jì)數(shù)，當(dāng)小于設(shè)定的值16(這個(gè)值可修改)時(shí)，輸出為低電平，各模塊在這期間處于復(fù)位階段，同時(shí)加載默認(rèn)的初始值數(shù)據(jù)。其后輸出高電平，各模塊正常工作。光子計(jì)數(shù)模塊光子計(jì)數(shù)模塊仿真波形如圖17。iRST為高電平時(shí)，計(jì)數(shù)模塊正常工作，iCLK50M 為50M的時(shí)鐘輸入，iPhotonPulse為光子脈沖信號(hào)，iSampIefford為采樣時(shí)間參數(shù)設(shè)置，以 5us 采樣時(shí)間，50M 時(shí)鐘輸入為例，iSampleWord = (5χ1(Γ6/(1/50χ106)) = 250。oDataCLK 為數(shù)據(jù)的輸出時(shí)鐘，上升沿時(shí)將數(shù)據(jù)鎖存輸出。當(dāng)5us計(jì)時(shí)到，oDataCLK拉為高電平，從 oData[iDataffidth-1..0]輸出數(shù)據(jù)。iDataWidth為數(shù)據(jù)位數(shù)控制參數(shù)，可以根據(jù)采樣時(shí)間的長(zhǎng)短，來(lái)進(jìn)行選擇。以5us采樣時(shí)間，相關(guān)運(yùn)算時(shí)間1秒為例，當(dāng)iDataWidth設(shè)置為4時(shí)， 每秒最大的可容許光子數(shù)為(1/(切10_6))乂24-1) =3M。在仿真波形中，iSampleWord設(shè)置為250，第一個(gè)5us時(shí)間內(nèi)，光子脈沖數(shù)為2，第二個(gè)2us時(shí)間內(nèi)，光子脈沖數(shù)為4。相關(guān)運(yùn)算模塊相關(guān)運(yùn)算模塊完成相關(guān)運(yùn)算，具體的工作時(shí)序過(guò)程如圖18。iRST為低電平時(shí)，電路處于復(fù)位階段，當(dāng)變?yōu)楦唠娖綍r(shí)，電路正常工作。iEn為高電平時(shí)，乘法累加器使能，低電平時(shí)，乘法累加器清零。iCLK為光子計(jì)數(shù)模塊輸出的時(shí)鐘，MacCLK為iCLK的反相時(shí)鐘，用于控制乘法累加器的計(jì)算。高電平時(shí)，乘法累加器以50M的速率進(jìn)行相關(guān)運(yùn)算。計(jì)算機(jī)接口模塊計(jì)算機(jī)接口模塊完成計(jì)算機(jī)與相關(guān)器的通信，由接收單元RxdAll和發(fā)送單元 TfflControl構(gòu)成。RxdALL，如圖19所示，有3個(gè)輸入端，3個(gè)輸出端。iRX為數(shù)據(jù)的接收端，iCLK50M為50M時(shí)鐘輸入，iRST為復(fù)位信號(hào)。oEn為接收到數(shù)據(jù)有效輸出線，高電平有效。OData[605. . 0] [7. . 0]為接收數(shù)據(jù)緩沖，oRxdNum[9. . 0]指示收到的數(shù)據(jù)個(gè)數(shù)。 TfflControl，如圖20所示，有6個(gè)輸入端，2個(gè)輸出端。iCLK為50M時(shí)鐘信號(hào)輸入。iRST為復(fù)位信號(hào)，低電平有效。iEn為輸出使能信號(hào)，高電平有效。iTXdNum[9..0]為傳輸數(shù)據(jù)個(gè)數(shù)輸入?yún)?shù)。iDataW05..0][7..0]為傳輸數(shù)據(jù)緩沖。Ktart為傳輸控制信號(hào)開始控制信號(hào)，高電平有效。oDone為傳輸控制完成信號(hào)，高電平有效。oTX為數(shù)據(jù)輸出線。加密模塊加密模塊與外部加密電路結(jié)合來(lái)加密配置到FPGA中的程序。如圖14所示，其具體的加密原理是器件上電后或外部復(fù)位鍵按下后FPGA將RNG_8Bits模塊產(chǎn)生的8位隨機(jī)數(shù)通過(guò)small_miCro_32和0ne_Wire模塊發(fā)送到外部加密電路中，F(xiàn)PGA讀取外部加密電路唯一的序列號(hào)，外部加密電路開始哈希算法計(jì)算，F(xiàn)PGA讀取外部加密電路產(chǎn)生的一組消息認(rèn)證碼。Small_micro_32模塊開始哈希算法計(jì)算產(chǎn)生另外一組消息認(rèn)證碼，兩組消息驗(yàn)證碼進(jìn)行校驗(yàn)。如果校驗(yàn)通過(guò)，則Enable輸出為高電平，使能光子計(jì)數(shù)器模塊，如果校驗(yàn)沒(méi)有通過(guò)，則Enable輸出為低電平，禁用光子計(jì)數(shù)器模塊，從而達(dá)到加密的目的。CPLD復(fù)位模塊CPLD復(fù)位模塊的具體實(shí)施方式
與FPGA芯片內(nèi)的同步復(fù)位模塊完全一致，因此，不再贅述。指令監(jiān)控模塊
指令監(jiān)控模塊內(nèi)的串口數(shù)據(jù)接收單元與FPGA內(nèi)的計(jì)算機(jī)接口模塊中的接收單元 RxdALL完全一致，如圖19所示。將接收到的計(jì)算機(jī)發(fā)送來(lái)的指令與程序預(yù)設(shè)的值進(jìn)行對(duì)比。指令與哪種配置方案預(yù)設(shè)的值一致時(shí)，哪種配置方案被選中。都不一致時(shí)，保持原來(lái)的配置方案。動(dòng)態(tài)配置模塊動(dòng)態(tài)配置模塊根據(jù)指令監(jiān)控模塊的判定結(jié)果進(jìn)行動(dòng)態(tài)配置。如圖15，當(dāng)?shù)谝环N配置方案被選中時(shí)斤 64配置的00^、冗54501、0414四個(gè)引腳通過(guò)CPLD芯片的內(nèi)部與第一片配置芯片的DCLKl、nCSl、ASDI1、DATAl四個(gè)引腳對(duì)應(yīng)相連，并且oConfig輸出一個(gè)低脈沖，驅(qū)動(dòng)FPGA進(jìn)行重新配置，完成第一種配置方案的動(dòng)態(tài)配置。當(dāng)?shù)诙N配置方案被選中時(shí)，F(xiàn)PGA配置的DCLK、nCS、ASDI、DATA四個(gè)引腳通過(guò)CPLD芯片的內(nèi)部與第二片配置芯片的 DCLK2、nCS2、ASDI2、DATA2四個(gè)引腳對(duì)應(yīng)相連，并且oConfig輸出一個(gè)低脈沖，驅(qū)動(dòng)FPGA進(jìn)行重新配置，完成第二種配置方案的動(dòng)態(tài)配置。以此類推，可實(shí)現(xiàn)多種配置方案的選擇性動(dòng)態(tài)配置。
權(quán)利要求
1.一種基于復(fù)雜可編程邏輯器件(簡(jiǎn)稱CPLD，下同)和現(xiàn)場(chǎng)可編程門陣列(簡(jiǎn)稱FPGA， 下同)的自適應(yīng)光子相關(guān)器，其特征在于主要包括——FPGA芯片電路，實(shí)現(xiàn)多個(gè)相互獨(dú)立的數(shù)字相關(guān)器；—FPGA時(shí)鐘、復(fù)位、重配置電路，實(shí)現(xiàn)FPGA內(nèi)各電路模塊的驅(qū)動(dòng)，同步復(fù)位，重新配置的驅(qū)動(dòng)；——串口與USB電路，實(shí)現(xiàn)FPGA、CPLD與計(jì)算機(jī)通信；——加密電路，用于加密配置到FPGA芯片上的程序；CPLD與多片F(xiàn)PGA配置芯片電路，利用CPLD將存儲(chǔ)在多片配置芯片上的多種配置方案選擇性地動(dòng)態(tài)配置到FPGA芯片上；SHAPE MERGEFORMAT——CPLD時(shí)鐘、復(fù)位電路，實(shí)現(xiàn)CPLD各電路模塊的驅(qū)動(dòng)，復(fù)位；——SHAPE MERGEFORMAT同步復(fù)位模塊，固化在FPGA內(nèi)，完成在硬件上電后或 FPGA復(fù)位按鍵按下后FPGA芯片內(nèi)各模塊的同步復(fù)位與默認(rèn)初始值的加載；——SHAPE MERGEFORMAT光子計(jì)數(shù)模塊，固化在FPGA內(nèi)，用于統(tǒng)計(jì)一定時(shí)間間隔內(nèi)光子的數(shù)目，并鎖存輸出，送入相關(guān)運(yùn)算模塊；——相關(guān)運(yùn)算模塊，固化在FPGA內(nèi)，將光子計(jì)數(shù)模塊輸出的數(shù)據(jù)進(jìn)行自相關(guān)運(yùn)算或互相關(guān)運(yùn)算，得到自相關(guān)曲線或互相關(guān)曲線，并鎖存輸出，通過(guò)計(jì)算機(jī)接口模塊，與計(jì)算機(jī)通信，實(shí)現(xiàn)數(shù)據(jù)的輸出；——計(jì)算機(jī)接口模塊，固化在FPGA內(nèi)，通過(guò)串口與USB電路接口與計(jì)算機(jī)通信，實(shí)現(xiàn)相關(guān)器參數(shù)設(shè)置與自相關(guān)運(yùn)算或互相關(guān)運(yùn)算結(jié)果數(shù)據(jù)輸出；——加密模塊，固化在FPGA內(nèi)，完成對(duì)配置到FPGA中程序的加密；—CPLD復(fù)位模塊，固化在CPLD內(nèi)，完成在硬件上電后或CPLD復(fù)位按鍵按下后CPLD 芯片內(nèi)各模塊的復(fù)位與默認(rèn)初始值的加載；SHAPE \* MERGEFORMAT——指令監(jiān)控模塊，固化在CPLD內(nèi)，用于監(jiān)控通過(guò)串口與 USB電路接口，由計(jì)算機(jī)軟件發(fā)送來(lái)的配置方案選擇指令；——?jiǎng)討B(tài)配置模塊，固化在CPLD內(nèi)，用于將存儲(chǔ)著指令選中配置方案的配置芯片引腳和FPGA配置引腳動(dòng)態(tài)互連，并驅(qū)動(dòng)FPGA進(jìn)行重新配置，完成對(duì)FPGA的動(dòng)態(tài)選擇配置。
2.根據(jù)權(quán)利要求1所述的自適應(yīng)光子相關(guān)器，其特征在于所述FPGA芯片電路主要由一片F(xiàn)PGA芯片電路構(gòu)成；所述FPGA時(shí)鐘、復(fù)位、重配置電路主要由Blockl電路構(gòu)成。
3.根據(jù)權(quán)利要求1或2所述的自適應(yīng)光子相關(guān)器，其特征在于所述串口與USB電路主要由UART&USB電路構(gòu)成；所述加密電路主要由DS28E01芯片電路構(gòu)成。
4.根據(jù)權(quán)利要求3所述的自適應(yīng)光子相關(guān)器，其特征在于所述CPLD與多片F(xiàn)PGA配置芯片電路主要由一片CPLD芯片電路和多片F(xiàn)PGA配置芯片電路構(gòu)成；所述CPLD時(shí)鐘、復(fù)位電路主要由Block2電路構(gòu)成。
5.根據(jù)權(quán)利要求4所述的自適應(yīng)光子相關(guān)器，其特征在于所述同步復(fù)位模塊主要包括 50M全局時(shí)間的輸入、外部復(fù)位信號(hào)輸入和同步復(fù)位信號(hào)的輸出模塊。
6.根據(jù)權(quán)利要求5所述的自適應(yīng)光子相關(guān)器，其特征在于所述光子計(jì)數(shù)模塊主要包括 iSampIefford參數(shù)的輸入與50M全局時(shí)間的輸入模塊。
7.根據(jù)權(quán)利要求6所述的自適應(yīng)光子相關(guān)器，其特征在于所述相關(guān)運(yùn)算模塊主要由移位寄存器與乘法累加器構(gòu)成，可選擇性地實(shí)現(xiàn)自相關(guān)運(yùn)算和互相關(guān)運(yùn)算；所述計(jì)算機(jī)接口模塊主要由接收單元RxdAll與發(fā)送單元TfflControl構(gòu)成。
8.根據(jù)權(quán)利要求7所述的自適應(yīng)光子相關(guān)器，其特征在于所述加密模塊主要由隨機(jī)8 位數(shù)產(chǎn)生模塊RNG_8Bits，哈希算法計(jì)算和結(jié)果校驗(yàn)?zāi)KSmall_miCr0_32和外部加密電路接口模塊0ne_Wire這3個(gè)模塊構(gòu)成。
9.根據(jù)權(quán)利要求8述的自適應(yīng)光子相關(guān)器，其特征在于所述CPLD復(fù)位模塊主要包括 50M時(shí)間的輸入、外部復(fù)位信號(hào)輸入和CPLD復(fù)位信號(hào)的輸出模塊。
10.根據(jù)權(quán)利要求9所述的自適應(yīng)光子相關(guān)器，其特征在于所述指令監(jiān)控模塊主要由串口接收單元RxdAll和配置方案預(yù)設(shè)值構(gòu)成；所述動(dòng)態(tài)配置模塊主要由All電路構(gòu)成。
全文摘要
本發(fā)明涉及基于CPLD和FPGA的自適應(yīng)光子相關(guān)器，主要包括FPGA芯片電路，實(shí)現(xiàn)多個(gè)相互獨(dú)立的數(shù)字相關(guān)器；FPGA時(shí)鐘、復(fù)位、重配置電路，實(shí)現(xiàn)FPGA內(nèi)各電路模塊的驅(qū)動(dòng)，同步復(fù)位，重新配置的驅(qū)動(dòng)；串口與USB電路，實(shí)現(xiàn)FPGA、CPLD與計(jì)算機(jī)通信；加密電路，用于加密配置到FPGA芯片上的程序；本發(fā)明基于CPLD和FPGA的自適應(yīng)光子相關(guān)器，采用多片配置芯片利用CPLD動(dòng)態(tài)選擇配置一片F(xiàn)PGA的方式，實(shí)現(xiàn)了光子相關(guān)器配置方案的自適應(yīng)動(dòng)態(tài)調(diào)整，使獲得的相關(guān)函數(shù)最優(yōu)化。
文檔編號(hào)G01J11/00GK102313604SQ20111019405
公開日2012年1月11日 申請(qǐng)日期2011年7月12日 優(yōu)先權(quán)日2011年7月12日
發(fā)明者諶文峰, 韓鵬 申請(qǐng)人:華南師范大學(xué)