專利名稱：芯片的測(cè)試系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片的測(cè)試系統(tǒng)，尤其涉及一種芯片的卡羅斯(Kalosl)測(cè)試系統(tǒng)。
背景技術(shù)：
晶圓經(jīng)過曝光、刻蝕、離子注入、沉積、生長(zhǎng)等復(fù)雜工藝制造過程后，形成芯片，在封裝前后都要經(jīng)過各種嚴(yán)格的測(cè)試，如DC測(cè)試、IDD測(cè)試以及功能測(cè)試等。請(qǐng)參閱圖1，圖 1是一種現(xiàn)有技術(shù)的芯片的測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖。所述芯片的測(cè)試系統(tǒng)為Kalosl測(cè)試系統(tǒng)，所述Kalosl測(cè)試系統(tǒng)包括16個(gè)測(cè)試板卡，通過測(cè)試板卡向被測(cè)芯片供電，每個(gè)測(cè)試板卡最多能夠同時(shí)測(cè)試4個(gè)被測(cè)芯片，因此，整個(gè)Kalosl測(cè)試系統(tǒng)最多能夠同時(shí)測(cè)試16*4 = 64個(gè)被測(cè)芯片，現(xiàn)有技術(shù)的芯片的測(cè)試系統(tǒng)不利于提高芯片的測(cè)試效率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能夠提高測(cè)試效率的芯片的測(cè)試系統(tǒng)。一種芯片的測(cè)試系統(tǒng)，包括至少一測(cè)試板卡、至少一 DPS供電模塊以及至少兩個(gè)繼電器，所述至少兩個(gè)繼電器中的每一個(gè)繼電器均連接一個(gè)被測(cè)芯片，所述DPS供電模塊通過所述繼電器向所述被測(cè)芯片供電，所述測(cè)試板卡用于測(cè)試所述被測(cè)芯片。上述系統(tǒng)優(yōu)選的一種技術(shù)方案，所述芯片的測(cè)試系統(tǒng)包括16個(gè)所述測(cè)試板卡，每個(gè)所述測(cè)試板卡測(cè)試8個(gè)所述被測(cè)芯片，每個(gè)所述DPS供電模塊向兩個(gè)所述被測(cè)芯片供電。上述系統(tǒng)優(yōu)選的一種技術(shù)方案，所述芯片的測(cè)試系統(tǒng)包括第一繼電器和第二繼電器，所述DPS供電模塊通過所述第一繼電器向第一被測(cè)芯片供電，所述DPS供電模塊通過所述第二繼電器向第二被測(cè)芯片供電。上述系統(tǒng)優(yōu)選的一種技術(shù)方案，所述DPS供電模塊與所述第一、第二被測(cè)芯片的電源管腳連接。上述系統(tǒng)優(yōu)選的一種技術(shù)方案，所述第一被測(cè)芯片的管腳為第一管腳組，所述第二被測(cè)芯片的管腳為第二管腳組，所述測(cè)試板卡先通過所述第一管腳組對(duì)所述第一被測(cè)芯片進(jìn)行DC測(cè)試并判斷PASS/FAIL結(jié)果，所述測(cè)試板卡再通過所述第二管腳組對(duì)所述第二被測(cè)芯片進(jìn)行DC測(cè)試并判斷PASS/FAIL結(jié)果。上述系統(tǒng)優(yōu)選的一種技術(shù)方案，打開所述第一繼電器、關(guān)閉所述第二繼電器，所述測(cè)試板卡對(duì)所述第一被測(cè)芯片進(jìn)行IDD測(cè)試，打開所述第二繼電器、關(guān)閉所述第一繼電器， 所述測(cè)試板卡對(duì)所述第二被測(cè)芯片進(jìn)行IDD測(cè)試。上述系統(tǒng)優(yōu)選的一種技術(shù)方案，所述測(cè)試板卡對(duì)所述第一、第二被測(cè)芯片進(jìn)行功能測(cè)試時(shí)，利用所述第一、第二被測(cè)芯片的IO端口將所述第一、第二被測(cè)芯片的失效信息保存在失效存儲(chǔ)器的不同的地址中。上述系統(tǒng)優(yōu)選的一種技術(shù)方案，所述芯片的測(cè)試系統(tǒng)為芯片的卡羅斯測(cè)試系統(tǒng)。與現(xiàn)有技術(shù)相比，本發(fā)明的芯片的測(cè)試系統(tǒng)采用一個(gè)DPS供電模塊向兩個(gè)被測(cè)芯片供電，從而使得所述芯片的測(cè)試系統(tǒng)最多能夠同時(shí)測(cè)試16*牡2 = 128個(gè)被測(cè)芯片，縮短了測(cè)試時(shí)間，提高了測(cè)試效率。


圖1是一種現(xiàn)有技術(shù)的芯片的測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖。圖2是本發(fā)明的芯片的測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖。
具體實(shí)施例方式本發(fā)明的芯片的測(cè)試系統(tǒng)采用DPS(DeviCe Power Supply)供電模塊同時(shí)向兩個(gè)被測(cè)芯片供電，通過測(cè)試板卡測(cè)試與所述DPS供電模塊連接的兩個(gè)被測(cè)芯片，從而使得所述芯片的測(cè)試系統(tǒng)最多能夠同時(shí)測(cè)試16*牡2 = 1 個(gè)被測(cè)芯片，提高了測(cè)試效率。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述。本發(fā)明的芯片的測(cè)試系統(tǒng)包括至少一測(cè)試板卡、至少一 DPS供電模塊以及至少兩個(gè)繼電器，所述至少兩個(gè)繼電器中的每一個(gè)繼電器均連接一個(gè)被測(cè)芯片，所述DPS供電模塊通過所述繼電器向所述被測(cè)芯片供電，所述測(cè)試板卡用于測(cè)試所述被測(cè)芯片的性能。優(yōu)選的，本發(fā)明的芯片的測(cè)試系統(tǒng)可以為Kalosl測(cè)試系統(tǒng)。下面以本發(fā)明的芯片的測(cè)試系統(tǒng)為Kalosl測(cè)試系統(tǒng)，所述Kalosl測(cè)試系統(tǒng)包括 16個(gè)測(cè)試板卡為例，詳細(xì)說明本發(fā)明的芯片的測(cè)試系統(tǒng)的原理。請(qǐng)參閱圖2，圖2是本發(fā)明的芯片的測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖。本發(fā)明的芯片的測(cè)試系統(tǒng)包括16個(gè)并行連接的測(cè)試板卡11 (圖2中僅示出了一個(gè)測(cè)試板卡11)，每個(gè)測(cè)試板卡 11并行連接8個(gè)被測(cè)芯片13，每個(gè)測(cè)試板卡11對(duì)應(yīng)4個(gè)DPS供電模塊12，每個(gè)DPS供電模塊12連接兩個(gè)繼電器，即所述DPS供電模塊12經(jīng)由第一繼電器141連接第一被測(cè)芯片的電源管腳，所述DPS供電模塊12經(jīng)由第二繼電器143連接第二被測(cè)芯片的電源管腳。所述 DPS供電模塊12通過所述第一繼電器141向第一被測(cè)芯片供電，所述DPS供電模塊12通過所述第二繼電器143向第二被測(cè)芯片供電。在測(cè)試過程中，所述第一、第二繼電器141、143 處于閉合狀態(tài)。當(dāng)需要對(duì)所述被測(cè)芯片13進(jìn)行DC測(cè)試時(shí)，定義所述第一被測(cè)芯片的管腳為第一管腳組(Pin group)，定義所述第二被測(cè)芯片的管腳為第二管腳組。所述測(cè)試板卡11先通過所述第一管腳組對(duì)所述第一被測(cè)芯片進(jìn)行DC測(cè)試并判斷PASS/FAIL結(jié)果，然后，所述測(cè)試板卡11通過所述第二管腳組對(duì)所述第二被測(cè)芯片進(jìn)行DC測(cè)試并判斷PASS/FAIL結(jié)果。當(dāng)需要對(duì)所述被測(cè)芯片13進(jìn)行IDD測(cè)試時(shí)，打開所述第一繼電器141、關(guān)閉所述第二繼電器143，所述測(cè)試板卡11對(duì)所述第一被測(cè)芯片進(jìn)行IDD測(cè)試；打開所述第二繼電器 143、關(guān)閉所述第一繼電器141，所述測(cè)試板卡11對(duì)所述第二被測(cè)芯片進(jìn)行IDD測(cè)試。在對(duì)所述被測(cè)芯片13進(jìn)行功能測(cè)試時(shí)，若要運(yùn)行測(cè)試向量(pattern)，則所述芯片的測(cè)試系統(tǒng)開啟失效存儲(chǔ)器(Error Capture Record，ECR)功能，從而將所述被測(cè)芯片 13的失效信息保存在所述芯片的測(cè)試系統(tǒng)的失效存儲(chǔ)器中，不同的被測(cè)芯片13的失效信息保存在不同的地址中，根據(jù)所述失效存儲(chǔ)器中保存的信息，即可分析得到每個(gè)被測(cè)芯片 13的pass/fail結(jié)果。具體的，在失效存儲(chǔ)器中保存被測(cè)芯片13的失效信息時(shí)，定義所述第一、第二被測(cè)芯片是一個(gè)產(chǎn)品，即一個(gè)產(chǎn)品具有兩個(gè)IO端口，每個(gè)IO端口分別代表一個(gè)被測(cè)芯片，不同的IO端口代表不同的被測(cè)芯片，從而將所述第一、第二被測(cè)芯片的失效信息保存在失效存儲(chǔ)器中，要分析被測(cè)芯片，分析對(duì)應(yīng)的IO端口即可。由于不同的被測(cè)芯片 13的失效信息保存在不同的地址中，因此，本發(fā)明的芯片測(cè)試系統(tǒng)還可以通過對(duì)失效存儲(chǔ)器中的失效信息進(jìn)行分析，從而實(shí)現(xiàn)對(duì)存儲(chǔ)器的修復(fù)(redundancy)。本發(fā)明的芯片的測(cè)試系統(tǒng)采用一個(gè)DPS供電模塊12向兩個(gè)被測(cè)芯片13供電，從而使得所述芯片的測(cè)試系統(tǒng)最多能夠同時(shí)測(cè)試16*牡2 = 128個(gè)被測(cè)芯片，縮短了測(cè)試時(shí)間，提高了測(cè)試效率。在不偏離本發(fā)明的精神和范圍的情況下還可以構(gòu)成許多有很大差別的實(shí)施例。應(yīng)當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明并不限于在說明書中所述的具體實(shí)施例。
權(quán)利要求
1.一種芯片的測(cè)試系統(tǒng)，其特征在于，包括至少一測(cè)試板卡、至少一 DPS供電模塊以及至少兩個(gè)繼電器，所述至少兩個(gè)繼電器中的每一個(gè)繼電器均連接一個(gè)被測(cè)芯片，所述DPS 供電模塊通過所述繼電器向所述被測(cè)芯片供電，所述測(cè)試板卡用于測(cè)試所述被測(cè)芯片。
2.如權(quán)利要求1所述的芯片的測(cè)試系統(tǒng)，其特征在于所述芯片的測(cè)試系統(tǒng)包括16個(gè)所述測(cè)試板卡，每個(gè)所述測(cè)試板卡測(cè)試8個(gè)所述被測(cè)芯片，每個(gè)所述DPS供電模塊向兩個(gè)所述被測(cè)芯片供電。
3.如權(quán)利要求1所述的芯片的測(cè)試系統(tǒng)，其特征在于所述芯片的測(cè)試系統(tǒng)包括第一繼電器和第二繼電器，所述DPS供電模塊通過所述第一繼電器向第一被測(cè)芯片供電，所述 DPS供電模塊通過所述第二繼電器向第二被測(cè)芯片供電。
4.如權(quán)利要求3所述的芯片的測(cè)試系統(tǒng)，其特征在于所述DPS供電模塊與所述第一、 第二被測(cè)芯片的電源管腳連接。
5.如權(quán)利要求3所述的芯片的測(cè)試系統(tǒng)，其特征在于所述第一被測(cè)芯片的管腳為第一管腳組，所述第二被測(cè)芯片的管腳為第二管腳組，所述測(cè)試板卡通過所述第一管腳組對(duì)所述第一被測(cè)芯片進(jìn)行DC測(cè)試，所述測(cè)試板卡通過所述第二管腳組對(duì)所述第二被測(cè)芯片進(jìn)行DC測(cè)試。
6.如權(quán)利要求3所述的芯片的測(cè)試系統(tǒng)，其特征在于打開所述第一繼電器、關(guān)閉所述第二繼電器，所述測(cè)試板卡對(duì)所述第一被測(cè)芯片進(jìn)行IDD測(cè)試，打開所述第二繼電器、關(guān)閉所述第一繼電器，所述測(cè)試板卡對(duì)所述第二被測(cè)芯片進(jìn)行IDD測(cè)試。
7.如權(quán)利要求3所述的芯片的測(cè)試系統(tǒng)，其特征在于所述測(cè)試板卡對(duì)所述第一、第二被測(cè)芯片進(jìn)行功能測(cè)試時(shí)，利用所述第一、第二被測(cè)芯片的IO端口將所述第一、第二被測(cè)芯片的失效信息保存在所述芯片的測(cè)試系統(tǒng)的失效存儲(chǔ)器的不同的地址中。
8.如權(quán)利要求1到7中任意一項(xiàng)所述的芯片的測(cè)試系統(tǒng)，其特征在于所述芯片的測(cè)試系統(tǒng)為芯片的卡羅斯測(cè)試系統(tǒng)。
全文摘要
本發(fā)明涉及一種芯片的測(cè)試系統(tǒng)，包括至少一測(cè)試板卡、至少一DPS供電模塊以及至少兩個(gè)繼電器，所述至少兩個(gè)繼電器中的每一個(gè)繼電器均連接一個(gè)被測(cè)芯片，所述DPS供電模塊通過所述繼電器向所述被測(cè)芯片供電，所述測(cè)試板卡用于測(cè)試所述被測(cè)芯片的性能。本發(fā)明的芯片的測(cè)試系統(tǒng)最多能夠同時(shí)測(cè)試16*4*2＝128個(gè)被測(cè)芯片，縮短了測(cè)試時(shí)間，提高了測(cè)試效率。
文檔編號(hào)G01R31/28GK102360064SQ201110218619
公開日2012年2月22日 申請(qǐng)日期2011年8月1日 優(yōu)先權(quán)日2011年8月1日
發(fā)明者索鑫, 錢亮 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司