專利名稱：一種具有掃描鏈測試功能的芯片及測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片測試技術(shù)，特別涉及到一種具有掃描鏈測試功能的芯片及測試方法。
背景技術(shù)：
在片上系統(tǒng)(System on Chip簡稱，S0C)芯片測試領(lǐng)域,掃描測試是一個最基礎(chǔ) 也是最重要的測試項。
掃描鏈的結(jié)構(gòu)如附圖1所示，寄存器REG的數(shù)據(jù)輸入端通過選擇器MUX在scan_ enable控制信號的控制下連接到掃描數(shù)據(jù)輸入(簡稱，scan_in)或組合電路；在掃描移位 模式下，寄存器的數(shù)據(jù)輸入端D連接到scan_in，掃描鏈中的前一個寄存器的輸出端Q作為 后一個寄存器的scan_in。掃描鏈的第一個寄存器的scan_in連接到該掃描鏈的掃描數(shù)據(jù) 輸入引腳SI,最后一個寄存器的Q端連接到該掃描鏈的掃描數(shù)據(jù)輸出引腳SO ;在掃描捕獲 模式下，各寄存器的數(shù)據(jù)輸入端D連接到芯片內(nèi)部的組合電路，圖1中的PI為芯片組合電 路的輸入信號引腳、PO為芯片組合電路的輸出信號引腳。
在芯片測試過程中，一般會設(shè)置多個測試模式，以在不同的模式下對芯片進行測 試，另外，芯片中通常會集成大量完整的功能模塊(簡稱，IP模塊)，這些模塊通常是在芯片 設(shè)計中購買的知識產(chǎn)權(quán)，在芯片測試中，根據(jù)不同的測試需求，需要為這些IP模塊配置不 同的參數(shù)，測試模式及芯片內(nèi)部的IP模塊的參數(shù)通常利用芯片中的測試模式及芯片功能 模塊參數(shù)配置模塊來配置。
芯片掃描測試的過程包括
1、配置測試模式及芯片內(nèi)部功能模塊的參數(shù)(如，鎖相環(huán)模塊時鐘頻率等)，設(shè)定 測試激勵數(shù)據(jù)及激勵信號。
2、寄存器測試，進入掃描移位模式，在掃描時鐘(簡稱，ATE_CLK)控制下通過掃描 鏈的SI將測試向量串行移入各寄存器，在掃描鏈的SO得到各寄存器數(shù)據(jù)輸出端的值；通過 對比輸入與輸出的數(shù)據(jù)檢測掃描鏈中各寄存器是否存在缺陷；
3、如果寄存器測試結(jié)果正確，在掃描移位模式下將激勵數(shù)據(jù)逐個按掃描時鐘送入 SI,配置掃描鏈上各寄存器Q端的初始值,寄存器Q端的輸出同時也作為組合電路的輸入信 號;
4、切換到掃描捕獲模式，將芯片組合電路的各輸入引腳加上激勵信號，并通過芯 片內(nèi)部實時時鐘將組合電路的輸出鎖存到掃描鏈各寄存器的輸出端；
5、切換到掃描移位模式,通過控制掃描時鐘將掃描鏈各寄存器的輸出端信號從SO 引腳移位輸出，與預(yù)先計算出的期望數(shù)據(jù)對比，即可檢測出當(dāng)前測試模式、功能模塊參數(shù)配 置及激勵數(shù)據(jù)、激勵信號條件下各組合電路是否正確。
通過配置不同的測試模式和/或芯片功能模塊參數(shù)和/或激勵數(shù)據(jù)和/或激勵信 號，可實現(xiàn)在不同的測試模式、芯片功能模塊參數(shù)、激勵數(shù)據(jù)、激勵信號以及上述條件的不 同組合下芯片的掃描測試。
由于芯片的引腳數(shù)量的限制，掃描測試中所需要的輸入輸出引腳一般都采用復(fù)用 芯片功能引腳的方式?，F(xiàn)有技術(shù)具有掃描鏈測試功能的芯片如附圖2所示，包括
測試模式及功能模塊參數(shù)配置模塊(IP CTL & Test CTL)、N條掃描鏈(掃描鏈 I 掃描鏈N)，組合電路、測試控制引腳(簡稱，PDT);每條掃描鏈鏈接芯片的兩個引腳以及 至少一個寄存器；測試模式及功能模塊參數(shù)配置模塊控制值輸入端CTLl CTLm與組合電 路復(fù)用引腳PIl PIm ;在芯片掃描測試過程中，CTLl CTLm所連接的引腳需要保持固定 值以配置測試模式以及功能模塊參數(shù)；
其中，掃描鏈條數(shù)N根據(jù)芯片所包括的寄存器的數(shù)量以及芯片引腳數(shù)量確定。
可以看到，現(xiàn)有技術(shù)在芯片掃描測試過程中需要復(fù)用大量的芯片引腳用于測試模 式及功能模塊參數(shù)配置，并且這些引腳在芯片掃描測試過程中必須一直保持固定的值以保 持設(shè)定的測試模式及芯片功能模塊參數(shù)，因此，在功能測試時，無法改變這些引腳所連接的 組合電路的激勵信號，從而造成芯片掃描測試過程中這些引腳所連接的組合電路無法得到 完備的測試。
例如，對于移動終端的基帶芯片進行掃描測試時，現(xiàn)有技術(shù)的測試裝置用于測試 模式及功能模塊參數(shù)配置的引腳數(shù)量可能會多達十幾個到幾十個；這會大大降低芯片組合 電路掃描測試的覆蓋率。發(fā)明內(nèi)容
有鑒于此，本發(fā)明提出了一種具有掃描鏈測試功能的芯片，以提高芯片掃描測試 中對組合電路測試的覆蓋率。
本發(fā)明的技術(shù)方案是
一種具有掃描鏈測試功能的芯片，包括測試模式及功能模塊參數(shù)配置模塊、組合 電路和多條掃描鏈，其特征在于，還包括
參數(shù)鎖存觸發(fā)器鏈，由多個觸發(fā)器串接而成，用于接收并鎖存測試模式參數(shù)及功 能模塊配置參數(shù)控制值；
參數(shù)設(shè)置控制模塊，包括時鐘輸入端、測試控制端以及參數(shù)設(shè)置控制端；分別與芯 片的掃描時鐘輸入引腳、PDT以及另一個引腳連接，根據(jù)所述測試控制端及參數(shù)設(shè)置控制端 的信號控制所述參數(shù)鎖存模塊各觸發(fā)器的時鐘信號；
其中，另一個引腳為除時鐘輸入端、測試控制端以及參數(shù)設(shè)置控制端所連接的引 腳之外的任一個可復(fù)用的芯片引腳。
所述參數(shù)鎖存觸發(fā)器鏈的各觸發(fā)器的數(shù)據(jù)輸出端分別連接到所述測試模式及功 能模塊參數(shù)配置模塊的控制值輸入端；各觸發(fā)器的時鐘輸入端連接到所述參數(shù)設(shè)置控制模 塊；
所述參數(shù)鎖存觸發(fā)器鏈第一個觸發(fā)器的數(shù)據(jù)輸入端連接到芯片的一個引腳。
優(yōu)選的，所述參數(shù)鎖存觸發(fā)器鏈第一個觸發(fā)器的數(shù)據(jù)輸入端與所述芯片的一條掃 描鏈的數(shù)據(jù)輸入端復(fù)用一個引腳。
所述參數(shù)設(shè)置控制模塊進一步包括
兩個與門，ANDl和 AND2 ；
所述測試控制端以及參數(shù)設(shè)置控制端連接到所述AND2的輸入端；所述AND2的輸出端和所述時鐘輸入端連接到所述ANDl的輸入端；所述ANDl的輸出端連接到所述參數(shù)鎖 存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
所述參數(shù)設(shè)置控制模塊進一步包括
一個或非門NORl和一個與非門NAND2 ；
所述測試控制端以及參數(shù)設(shè)置控制端連接到所述NAND2的輸入端；所述NAND2的 輸出端和所述時鐘輸入端連接到所述NORl的輸入端；所述NORl的輸出端連接到所述參數(shù) 鎖存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
優(yōu)選的，所述參數(shù)鎖存觸發(fā)器鏈最后一個觸發(fā)器的數(shù)據(jù)輸出端藕接到芯片的一個 引腳；
優(yōu)選的，所述芯片還包括
選擇器MUX ；
MUX的一個輸入端連接到參數(shù)鎖存觸發(fā)器鏈最后一個觸發(fā)器的輸出端,另一個輸 入端連接到所述芯片一條掃描鏈的數(shù)據(jù)輸出端；MUX的輸出端連接到芯片的一個引腳。
優(yōu)選的，所述選擇器的控制端連接到所述AND2的輸出端。
優(yōu)選的，所述選擇器的控制端連接到所述NAND2的輸出端。
本發(fā)明還提供了一種具有掃描鏈測試功能的芯片的測試方法，包括
1、參數(shù)設(shè)置控制模塊輸出掃描時鐘信號到參數(shù)鎖存觸發(fā)器鏈的各個觸發(fā)器；
2、在掃描時鐘控制下將測試模式及功能模塊參數(shù)控制值串行移入?yún)?shù)鎖存觸發(fā) 器鏈的各觸發(fā)器；
3、參數(shù)設(shè)置控制模塊關(guān)閉掃描時鐘信號輸出，參數(shù)鎖存觸發(fā)器鏈的各觸發(fā)器輸出 端鎖存測試模式及功能模塊參數(shù)控制值；
4、對芯片組合電路各掃描鏈的寄存器及進行測試。
所述方法進一步包括參數(shù)鎖存觸發(fā)器鏈測試步驟
在所述步驟2之前，將測試向量串行輸入?yún)?shù)鎖存觸發(fā)器鏈各觸發(fā)器，在參數(shù)鎖 存觸發(fā)器鏈數(shù)據(jù)輸出端得到各觸發(fā)器數(shù)據(jù)輸出端的值；通過對比輸入與輸出的數(shù)據(jù)檢測參 數(shù)鎖存觸發(fā)器鏈中各觸發(fā)器是否存在缺陷。
本發(fā)明的技術(shù)方案利用觸發(fā)器鏈來配置芯片測試模式及芯片內(nèi)部功能模塊參數(shù)， 只需要占用很少的芯片引腳，即可實現(xiàn)對芯片測試模式及芯片內(nèi)部功能模塊參數(shù)的配置， 在測試過程中，通過關(guān)閉觸發(fā)器鏈的時鐘輸入將控制值鎖存到觸發(fā)器鏈各觸發(fā)器的輸出端 來固定保持測試模式及功能模塊參數(shù)配置模塊的配置數(shù)據(jù)，與現(xiàn)有技術(shù)相比，大大減少了 測試過程中對芯片引腳的占用，可將更多引腳用于為組合電路提供激勵信號，有效提高了 芯片掃描測試中對組合電路測試的覆蓋率。同時，這些引腳還可復(fù)用以產(chǎn)生更多的掃描鏈， 每條掃描鏈的寄存器數(shù)量可以更少，從而節(jié)省了掃描測試的時間，進一步提高了掃描測試 的效率。


圖1是芯片測試中掃描鏈結(jié)構(gòu)圖
圖2是現(xiàn)有技術(shù)具有掃描鏈測試功能的芯片
圖3是本發(fā)明一種優(yōu)選實施方式的芯片結(jié)構(gòu)圖
圖4是本發(fā)明另一種優(yōu)選實施方式的芯片結(jié)構(gòu)圖
圖5是本發(fā)明又一種優(yōu)選實施方式的芯片結(jié)構(gòu)圖
圖6是本發(fā)明參數(shù)設(shè)置控制模塊一種優(yōu)選實施方式結(jié)構(gòu)圖
圖7是本發(fā)明參數(shù)設(shè)置控制模塊另一種優(yōu)選實施方式結(jié)構(gòu)圖
圖8是本發(fā)明芯片測試方法流程圖具體實施方式
為進一步說明本發(fā)明的技術(shù)方案，下面給出具體實施例并結(jié)合附圖詳細說明。
具體實施例1
本實施例為本發(fā)明具有掃描鏈測試功能的芯片的一種優(yōu)選實施方式，具體結(jié)構(gòu)如 圖3所示,包括
測試模式及功能模塊參數(shù)配置模塊(IP CTL & Test CTL)、組合電路、多條掃描鏈 (如，K條掃描鏈，掃描鏈I 掃描鏈K)；以及
參數(shù)鎖存觸發(fā)器鏈，由多個(m個)觸發(fā)器(Regl Regm)串接而成，用于接收并 鎖存測試模式參數(shù)及功能模塊配置參數(shù)；觸發(fā)器鏈中的前一個觸發(fā)器的數(shù)據(jù)輸出端Q連接 到后一個觸發(fā)器的數(shù)據(jù)輸入端D ;各觸發(fā)器的數(shù)據(jù)輸出端分別連接到IP CTL & Test CTL的 控制值輸入端CTLl CTLm;為IP CTL & Test CTL提供測試模式及功能模塊參數(shù)控制值; 各觸發(fā)器的時鐘輸入端連接到所述參數(shù)設(shè)置控制模塊；
參數(shù)鎖存觸發(fā)器鏈中的觸發(fā)器個數(shù)m優(yōu)選為不小于IP CTL & Test CTL所需要的 配置信號線數(shù)量以使得測試過程中配置測試模式及功能模塊參數(shù)固定占用芯片引腳數(shù)最 少(最優(yōu)情況下，固定占用的引腳數(shù)量為1，即參數(shù)設(shè)置控制模塊的參數(shù)設(shè)置控制端所連接 的引腳)；
參數(shù)鎖存觸發(fā)器鏈第一個觸發(fā)器的數(shù)據(jù)輸入端連接到芯片的一個引腳；該數(shù)據(jù)輸 入端可以單獨連接到芯片的一個引腳，也可與芯片的一條掃描鏈共用一個引腳。
參數(shù)設(shè)置控制模塊，包括時鐘輸入端、測試控制端以及參數(shù)設(shè)置控制端；分別與芯 片的掃描時鐘輸入引腳、PDT以及另一個引腳連接，根據(jù)所述測試控制端及參數(shù)設(shè)置控制端 的信號控制所述參數(shù)鎖存模塊各觸發(fā)器的時鐘信號。
其中，掃描鏈條數(shù)K根據(jù)芯片所包括的寄存器的數(shù)量以及芯片引腳數(shù)量確定。
圖6為本發(fā)明的參數(shù)設(shè)置控制模塊的一種具體結(jié)構(gòu)，包括
兩個與門，ANDl和 AND2 ；
所述測試控制端以及參數(shù)設(shè)置控制端(PRE_M0DE)連接到所述AND2的輸入端；所 述AND2的輸出端和所述時鐘輸入端連接到所述ANDl的輸入端；所述ANDl的輸出端(PRE_ CLK)連接到所述參數(shù)鎖存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
圖7為本發(fā)明的參數(shù)設(shè)置控制模塊的另一種具體結(jié)構(gòu)，包括
一個或非門NORl和一個與非門NAND2 ；
所述測試控制端以及參數(shù)設(shè)置控制端連接到所述NAND2的輸入端；所述NAND2的 輸出端和所述時鐘輸入端連接到所述NORl的輸入端；所述NORl的輸出端連接到所述參數(shù) 鎖存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
這樣，在測試過程中(PDT = I)，PRE_M0DE的信號為I時，參數(shù)設(shè)置控制模塊通過PRE.CLK將時鐘信號輸送到所述參數(shù)鎖存觸發(fā)器鏈的各觸發(fā)器的時鐘輸入端；測試模式參 數(shù)和功能模塊參數(shù)控制值通過參數(shù)鎖存觸發(fā)器鏈第一個觸發(fā)器的數(shù)據(jù)輸入端串行移入?yún)?數(shù)鎖存觸發(fā)器鏈的各觸發(fā)器；完成所有參數(shù)移入后，將PRE_M0DE所連接的引腳置0，關(guān)閉 PRE.CLK的時鐘信號輸出，參將測試模式參數(shù)和功能模塊參數(shù)被鎖存在數(shù)鎖存觸發(fā)器鏈各 觸發(fā)器的數(shù)據(jù)輸出端，為IP CTL& Test CTL提供測試模式及功能模塊參數(shù)配置信號。
測試模式及功能模塊參數(shù)配置完成后，利用掃描鏈對芯片內(nèi)部的寄存器及組合電 路進行掃描測試。
具體實施例2
本實施例為本發(fā)明具有掃描鏈測試功能的芯片的一種優(yōu)選實施方式。
本實施例的芯片包括具體實施例1芯片的所有模塊，同時，所述參數(shù)鎖存觸發(fā)器 鏈數(shù)據(jù)輸出端，即最后一個觸發(fā)器的數(shù)據(jù)輸出端Q還藕接到芯片的一個引腳。
這樣，在參數(shù)設(shè)置控制模塊打開參數(shù)鎖存觸發(fā)器鏈各觸發(fā)器的時鐘之后，配置測 試模式及功能參數(shù)之前，可以對參數(shù)鎖存觸發(fā)器鏈中各觸發(fā)器進行測試，具體測試方法為 在掃描時鐘控制下，將測試向量通過參數(shù)鎖存觸發(fā)器鏈第一個觸發(fā)器的數(shù)據(jù)輸入端所連接 的芯片引腳逐個移入?yún)?shù)鎖存觸發(fā)器鏈，在參數(shù)鎖存觸發(fā)器鏈最后一個觸發(fā)器的數(shù)據(jù)輸出 端藕接的芯片引腳獲得各觸發(fā)器的輸出值，與輸入的測試向量進行對比以測試各觸發(fā)器電 路是否存在問題。
圖4是本實施例芯片的一種具體結(jié)構(gòu)，在該芯片中，所述參數(shù)鎖存觸發(fā)器鏈最后 一個觸發(fā)器的數(shù)據(jù)輸出端Q連接到芯片的一個引腳(S0_PRE)。
圖5是本實施例芯片的另一種具體結(jié)構(gòu)，在該芯片中包括一個選擇器MUX ；MUX的 一個輸入端連接到參數(shù)鎖存觸發(fā)器鏈最后一個觸發(fā)器的數(shù)據(jù)輸出端，另一個輸入端連接到 所述芯片一條掃描鏈的數(shù)據(jù)輸出端;MUX的輸出端連接到芯片的一個引腳；MUX的控制端 MUX_SEL連接到所述參數(shù)設(shè)置控制模塊，由所述參數(shù)設(shè)置控制模塊控制MUX選擇接通參數(shù) 鎖存觸發(fā)器鏈最后一個觸發(fā)器的數(shù)據(jù)輸出端或該掃描鏈的數(shù)據(jù)輸出端。這樣，參數(shù)鎖存觸 發(fā)器鏈的數(shù)據(jù)輸出端可以和芯片的其中一條掃描鏈共用一個引腳，而不需占用其他引腳。
對于采用圖6所示具體結(jié)構(gòu)的參數(shù)設(shè)置控制模塊，所述MUX的控制端可以連接到 所述AND2的輸出端。
對于采用圖7所示具體結(jié)構(gòu)的參數(shù)設(shè)置控制模塊，所述MUX的控制端可以連接到 所述NAND2的輸出端。
具體實施例3
本實施例為本發(fā)明具有掃描鏈測試功能的芯片測試方法的一種優(yōu)選實施方式，具 體流程如圖8所示，包括
1、參數(shù)設(shè)置控制模塊輸出掃描時鐘信號到參數(shù)鎖存觸發(fā)器鏈的各個觸發(fā)器時鐘 輸入端；
101、將芯片PDT引腳置I (有效)，進入掃描測試；
102、將PRE_M0DE所連接的引腳置1(有效)，參數(shù)設(shè)置控制模塊將掃描時鐘信號通 過PRE_CLK輸出到參數(shù)鎖存觸發(fā)器鏈的各個觸發(fā)器時鐘輸入端；
2、在掃描時鐘控制下將測試模式及功能模塊參數(shù)控制值串行移入?yún)?shù)鎖存觸發(fā) 器鏈的各觸發(fā)器；
3、參數(shù)設(shè)置控制模塊關(guān)閉掃描時鐘信號輸出，參數(shù)鎖存觸發(fā)器鏈的各觸發(fā)器輸出 端鎖存測試模式及功能模塊參數(shù)控制值；
將PRE_M0DE所連接的引腳置O (無效)，參數(shù)設(shè)置控制模塊關(guān)閉PRE_CLK的時鐘信 號輸出，各觸發(fā)器的數(shù)據(jù)輸出端將鎖存當(dāng)前的數(shù)據(jù)值，從而為IP CTL &Test CTL提供固定 的測試模式參數(shù)及功能模塊參數(shù)控制值。
4、對芯片內(nèi)組合電路以及各掃描鏈的寄存器及進行掃描測試。
401、寄存器測試，進入掃描移位模式，通過控制掃描時鐘及各掃描鏈的數(shù)據(jù)輸入 端所連接的芯片引腳(SIl SIK)將分別將測試向量串行移入各掃描鏈的各寄存器，在掃 描鏈的數(shù)據(jù)輸出端所連接的芯片引腳(S01 S0K)得到各掃描鏈各寄存器數(shù)據(jù)輸出端的 值；通過對比輸入與輸出的數(shù)據(jù)檢測掃描鏈中各寄存器是否存在缺陷；
402、如果寄存器測試結(jié)果正確，在掃描移位模式下將激勵數(shù)據(jù)逐個按掃描時鐘送 入各掃描鏈，以配置各掃描鏈上各寄存器Q端的初始值；
403、切換到掃描捕獲模式，將芯片組合電路的各輸入引腳加上激勵信號，并通過 芯片內(nèi)部實時時鐘將組合電路的輸出鎖存到各掃描鏈的各寄存器的數(shù)據(jù)輸出端；
404、切換到掃描移位模式,通過控制掃描時鐘分別將各掃描鏈各寄存器的輸出端 信號從SOl SOK引腳移位輸出，與預(yù)先計算出的期望數(shù)據(jù)對比，即可檢測出當(dāng)前測試模 式、功能參數(shù)及激勵數(shù)據(jù)、激勵信號條件下各組合電路是否正確。
本實施例的方法中，還可以包括參數(shù)鎖存觸發(fā)器鏈測試步驟
在所述步驟2之前，將測試向量串行輸入?yún)?shù)鎖存觸發(fā)器鏈各觸發(fā)器，在參數(shù)鎖 存觸發(fā)器鏈數(shù)據(jù)輸出端得到各觸發(fā)器數(shù)據(jù)輸出端的值；通過對比輸入與輸出的數(shù)據(jù)檢測參 數(shù)鎖存觸發(fā)器鏈中各觸發(fā)器是否存在缺陷。
通過參數(shù)鎖存觸發(fā)器鏈測試步驟，可以避免由于參數(shù)鎖存觸發(fā)器鏈存在有缺陷的 觸發(fā)器從而造成測試模式和/或功能模塊參數(shù)控制值設(shè)置錯誤。
本領(lǐng)域的一般技術(shù)人員顯然應(yīng)該清楚并且理解，本發(fā)明方法所舉的以上實施例僅 用于說明本發(fā)明方法，而并不用于限制本發(fā)明方法。在不背離本發(fā)明方法的精神及其實質(zhì) 的情況下，本領(lǐng)域技術(shù)人員當(dāng)可根據(jù)本發(fā)明方法做出各種相應(yīng)的改變或變形，但這些相應(yīng) 的改變或變形均屬于本發(fā)明方法的權(quán)利要求保護范圍。
權(quán)利要求
1.一種具有掃描鏈測試功能的芯片，包括，測試模式及功能模塊參數(shù)配置模塊、組合電路和多條掃描鏈，其特征在于，還包括參數(shù)鎖存觸發(fā)器鏈，由多個觸發(fā)器串接而成，用于接收并鎖存測試模式參數(shù)及功能模塊配置參數(shù)控制值；參數(shù)設(shè)置控制模塊，包括時鐘輸入端、測試控制端以及參數(shù)設(shè)置控制端；分別與芯片的掃描時鐘輸入引腳、測試控制引腳以及另一個引腳連接，根據(jù)所述測試控制端及參數(shù)設(shè)置控制端的信號控制所述參數(shù)鎖存模塊各觸發(fā)器的時鐘信號；所述參數(shù)鎖存觸發(fā)器鏈的各觸發(fā)器的數(shù)據(jù)輸出端分別連接到所述測試模式及功能模塊參數(shù)配置模塊的控制值輸入端；各觸發(fā)器的時鐘輸入端連接到所述參數(shù)設(shè)置控制模塊； 所述參數(shù)鎖存觸發(fā)器鏈第一個觸發(fā)器的數(shù)據(jù)輸入端連接到芯片的一個引腳。
2.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述參數(shù)鎖存觸發(fā)器鏈第一個觸發(fā)器的數(shù)據(jù)輸入端與所述芯片的一條掃描鏈的數(shù)據(jù)輸入端復(fù)用一個引腳。
3.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述參數(shù)鎖存觸發(fā)器鏈最后一個觸發(fā)器的數(shù)據(jù)輸出端藕接到芯片的一個引腳。
4.根據(jù)權(quán)利要求1 3中任一項所述的芯片，其特征在于，所述參數(shù)設(shè)置控制模塊包括兩個與門，ANDl和AND2 ；所述測試控制端以及參數(shù)設(shè)置控制端連接到所述AND2的輸入端；所述AND2的輸出端和所述時鐘輸入端連接到所述ANDl的輸入端；所述ANDl的輸出端連接到所述參數(shù)鎖存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
5.根據(jù)權(quán)利要求1 3中任一項所述的芯片，其特征在于，所述參數(shù)設(shè)置控制模塊包括一個或非門NORl和一個與非門NAND2 ；所述測試控制端以及參數(shù)設(shè)置控制端連接到所述NAND2的輸入端；所述NAND2的輸出端和所述時鐘輸入端連接到所述NORl的輸入端；所述NORl的輸出端連接到所述參數(shù)鎖存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
6.根據(jù)權(quán)利要求3所述的芯片，其特征在于，所述芯片還包括選擇器MUX ；MUX的一個輸入端連接到參數(shù)鎖存觸發(fā)器鏈最后一個觸發(fā)器的輸出端，另一個輸入端連接到所述芯片一條掃描鏈的數(shù)據(jù)輸出端；MUX的輸出端連接到芯片的一個引腳。
7.根據(jù)權(quán)利要求6所述的芯片，其特征在于，所述參數(shù)設(shè)置控制模塊包括兩個與門，ANDl和AND2 ；所述測試控制端以及參數(shù)設(shè)置控制端連接到所述AND2的輸入端；所述AND2的輸出端和所述時鐘輸入端連接到所述ANDl的輸入端；所述ANDl的輸出端連接到所述參數(shù)鎖存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
8.根據(jù)權(quán)利要求7所述的芯片，其特征在于，所述選擇器的控制端連接到所述AND2的輸出端。
9.根據(jù)權(quán)利要求6所述的芯片，其特征在于，所述參數(shù)設(shè)置控制模塊包括一個或非門NORl和一個與非門NAND2 ；所述測試控制端以及參數(shù)設(shè)置控制端連接到所述NAND2的輸入端；所述NAND2的輸出端和所述時鐘輸入端連接到所述NORl的輸入端；所述NORl的輸出端連接到所述參數(shù)鎖存觸發(fā)器鏈各觸發(fā)器的時鐘輸入端。
10.根據(jù)權(quán)利要求9所述的芯片，其特征在于，所述選擇器的控制端連接到所述NAND2 的輸出端。
11.一種具有掃描鏈測試功能的芯片的測試方法，包括步驟1、參數(shù)設(shè)置控制模塊輸出掃描時鐘信號到參數(shù)鎖存觸發(fā)器鏈的各個觸發(fā)器；步驟2、在掃描時鐘控制下將測試模式及功能模塊參數(shù)控制值串行移入?yún)?shù)鎖存觸發(fā)器鏈的各觸發(fā)器；步驟3、參數(shù)設(shè)置控制模塊關(guān)閉掃描時鐘信號輸出，參數(shù)鎖存觸發(fā)器鏈的各觸發(fā)器輸出端鎖存測試模式及功能模塊參數(shù)控制值；步驟4、對芯片內(nèi)的組合電路以及各掃描鏈的寄存器及進行掃描測試。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，所述方法在所述步驟2之前還包括參數(shù)鎖存觸發(fā)器鏈測試步驟將測試向量串行輸入?yún)?shù)鎖存觸發(fā)器鏈的各觸發(fā)器，在參數(shù)鎖存觸發(fā)器鏈數(shù)據(jù)輸出端得到各觸發(fā)器數(shù)據(jù)輸出端的值；通過對比輸入與輸出的數(shù)據(jù)檢測參數(shù)鎖存觸發(fā)器鏈中各觸發(fā)器是否存在缺陷。
全文摘要
本發(fā)明公開了一種具有掃描鏈測試功能的芯片，包括多條掃描鏈、組合電路、測試模式及功能模塊參數(shù)配置模塊以及由多個觸發(fā)器串接而成的參數(shù)鎖存觸發(fā)器鏈和參數(shù)設(shè)置控制模塊，在參數(shù)設(shè)置控制模塊的控制下將測試模式及功能模塊參數(shù)控制字移入觸發(fā)器鏈并鎖存到各觸發(fā)器的輸出端為測試模式及功能模塊參數(shù)配置模塊提供控制值以配置測試模式及功能模塊參數(shù)。本發(fā)明還公開了一種相應(yīng)的測試方法，使用本發(fā)明的技術(shù)方案，能有效提高芯片組合電路測試覆蓋率，減少芯片掃描測試時對引腳的占用。
文檔編號G01R31/3185GK103033741SQ20111029593
公開日2013年4月10日 申請日期2011年9月30日 優(yōu)先權(quán)日2011年9月30日
發(fā)明者邱遠, 賈偉, 唐明, 熊洋 申請人:重慶重郵信科通信技術(shù)有限公司