專利名稱：測(cè)試對(duì)象的方法以及用于執(zhí)行測(cè)試對(duì)象的方法的設(shè)備的制作方法
技術(shù)領(lǐng)域：
示例性實(shí)施例涉及一種測(cè)試對(duì)象的方法和用于執(zhí)行測(cè)試對(duì)象的方法的設(shè)備。更具體地講，示例性實(shí)施例涉及一種測(cè)試包括順序堆疊的半導(dǎo)體芯片的多芯片封裝的電氣特性的方法、用于執(zhí)行該方法的設(shè)備以及使用該設(shè)備制造半導(dǎo)體芯片的方法。
背景技術(shù)：
通常，可在半導(dǎo)體基底上執(zhí)行多種半導(dǎo)體制作處理以形成多個(gè)半導(dǎo)體芯片。為了將半導(dǎo)體芯片設(shè)置在印刷電路板(PCB)上，可在半導(dǎo)體芯片上執(zhí)行封裝處理以形成半導(dǎo)體封裝。此外，為了提供具有各種功能的半導(dǎo)體封裝，可開(kāi)發(fā)包括堆疊的半導(dǎo)體芯片的多芯片封裝，所述半導(dǎo)體芯片可具有不同的功能。多芯片封裝的電氣特性可使用測(cè)試設(shè)備進(jìn)行測(cè)試。測(cè)試設(shè)備可包括測(cè)試器和測(cè)試頭?？稍跍y(cè)試器中設(shè)置測(cè)試條件。這里，由于多芯片封裝可包括不同的半導(dǎo)體芯片，因此可在測(cè)試器中設(shè)置多個(gè)測(cè)試條件。測(cè)試頭可與多芯片封裝的外部端子進(jìn)行接觸。在測(cè)試器中的測(cè)試條件可通過(guò)測(cè)試頭而提供給多芯片封裝。然而，由于測(cè)試條件可根據(jù)半導(dǎo)體芯片的特性而彼此不同，因此不同的半導(dǎo)體芯片不能被同時(shí)測(cè)試。因此，在使用測(cè)試器中的第一測(cè)試條件測(cè)試第一半導(dǎo)體芯片之后，可在測(cè)試器中設(shè)置第二測(cè)試條件。然后可使用第二測(cè)試條件測(cè)試第二半導(dǎo)體芯片。測(cè)試多芯片封裝會(huì)需要較長(zhǎng)時(shí)間。

發(fā)明內(nèi)容
示例性實(shí)施例提供一種同時(shí)測(cè)試對(duì)象中的不同裝置的方法。示例性實(shí)施例還提供一種用于執(zhí)行上述方法的設(shè)備。另外的示例性實(shí)施例提供一種使用上述方法和設(shè)備制造半導(dǎo)體封裝的方法。在一實(shí)施例中，公開(kāi)一種測(cè)試對(duì)象的方法。所述方法包括通過(guò)測(cè)試器設(shè)置第一測(cè)試模式，所述第一測(cè)試模式用于測(cè)試對(duì)象中的第一裝置；通過(guò)在測(cè)試器和對(duì)象之間電氣連接的測(cè)試頭設(shè)置第二測(cè)試模式，所述第二測(cè)試模式用于測(cè)試對(duì)象中的與第一裝置不同的第二裝置；通過(guò)測(cè)試頭將第一測(cè)試模式應(yīng)用到第一裝置，并通過(guò)測(cè)試頭將第二測(cè)試模式應(yīng)用到第二裝置，以同時(shí)測(cè)試第一裝置和第二裝置。在另一實(shí)施例中，公開(kāi)一種用于測(cè)試對(duì)象的設(shè)備。所述設(shè)備包括用于測(cè)試對(duì)象中的第一裝置的測(cè)試器。該測(cè)試器被配置為用于產(chǎn)生用于測(cè)試第一裝置的第一算法模式，并將該第一算法模式應(yīng)用到第一裝置。所述設(shè)備還包括在測(cè)試器和對(duì)象之間電氣連接的測(cè)試頭，以測(cè)試與第一裝置不同的對(duì)象的第二裝置。該測(cè)試頭被配置為用于產(chǎn)生與第一算法模式不同的第二算法模式，并用于將該第二算法模式應(yīng)用到第二裝置。所述測(cè)試器被配置為用于通過(guò)測(cè)試頭將第一算法模式應(yīng)用到第一裝置。在另一實(shí)施例中，公開(kāi)一種制造半導(dǎo)體封裝的方法。所述方法包括將具有第一類型的第一芯片堆疊在具有與第一類型不同的第二類型的第二芯片上；通過(guò)第一芯片接收在測(cè)試器處產(chǎn)生的第一測(cè)試模式；通過(guò)第二芯片接收與第一測(cè)試模式不同的并且在連接到測(cè)試器的測(cè)試頭處產(chǎn)生的第二測(cè)試模式；使用接收的第一測(cè)試模式來(lái)測(cè)試第一芯片，同時(shí)使用接收的第二測(cè)試模式來(lái)測(cè)試第二芯片。


通過(guò)下面參照附圖的詳細(xì)描述，示例性實(shí)施例將變得更加易于理解。圖1至圖6 表示在此描述的非限制性的示例性實(shí)施例。圖1是示出根據(jù)一些示例性實(shí)施例的用于測(cè)試對(duì)象的設(shè)備的框圖；圖2是示出根據(jù)示例性實(shí)施例的使用圖1中的設(shè)備來(lái)測(cè)試對(duì)象的方法的流程圖；圖3是示出根據(jù)一些示例性實(shí)施例的用于測(cè)試對(duì)象的設(shè)備的框圖；圖4是示出根據(jù)示例性實(shí)施例的使用圖3中的設(shè)備來(lái)測(cè)試對(duì)象的方法的流程圖；圖5是示出根據(jù)一些示例性實(shí)施例的用于測(cè)試對(duì)象的設(shè)備的框圖；以及圖6是示出根據(jù)示例性實(shí)施例的制造半導(dǎo)體封裝的方法的流程圖。
具體實(shí)施例方式下面將參照附圖更全面地描述各種示例性實(shí)施例，附圖中示出了一些示例性實(shí)施例。然而，本發(fā)明可以以多種不同的形式來(lái)實(shí)施，不應(yīng)該被理解為限于在此闡述的示例性實(shí)施例。在附圖中，為了清楚，層和區(qū)域的尺寸和相對(duì)尺寸可被夸大。將理解的是，當(dāng)元件或?qū)颖环Q作在另一元件或?qū)印吧稀?，或者被稱作“連接到”或“結(jié)合到”另一元件或?qū)訒r(shí)，該元件或?qū)涌梢灾苯釉诹硪辉驅(qū)由匣蛑苯舆B接或結(jié)合到另一元件或?qū)?，或者也可以存在中間元件或中間層。相反，當(dāng)元件被稱作“直接在”另一元件或?qū)印吧稀被颉爸苯舆B接到”或“直接結(jié)合到”另一元件或?qū)訒r(shí)，不存在中間元件或中間層。相同的標(biāo)號(hào)始終表示相同的組件。如在這里使用的，術(shù)語(yǔ)“和/或”包括一個(gè)或多個(gè)相關(guān)的所列項(xiàng)的任意組合和所有組合。將理解的是，盡管在這里可使用術(shù)語(yǔ)第一、第二、第三等來(lái)描述各種元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應(yīng)受這些術(shù)語(yǔ)的限制。除非另外指示，否則這些術(shù)語(yǔ)僅用于將一個(gè)元件、組件、區(qū)域、層或部分與另一個(gè)元件、組件、區(qū)域、 層或部分區(qū)分開(kāi)來(lái)。因此，在不脫離本公開(kāi)的教導(dǎo)的情況下，下面討論的第一元件、組件、區(qū)域、層或部分可被命名為第二元件、組件、區(qū)域、層或部分。為了描述方便，在這里可使用空間相對(duì)術(shù)語(yǔ)，如“在......之下”、“在......下
方”、“下面的”、“上面的”、“在......上方”等，來(lái)描述如圖中所示的一個(gè)元件或特征與其它
元件或特征的關(guān)系。將理解的是，空間相對(duì)術(shù)語(yǔ)意在包含除了在附圖中描述的方位之外的裝置在使用或操作中的不同方位。例如，如果在附圖中裝置被翻轉(zhuǎn)，則描述為“在”其它元件或特征“下面”或“在”其它元件或特征“下方”的元件隨后將被定位為“在”其它元件或特征“上面”。因此，示例性術(shù)語(yǔ)“在......下面”可包括上面和下面兩種方位。所述裝置可被另外定位(旋轉(zhuǎn)90度或者在其它方位)，相應(yīng)地解釋這里使用的空間相對(duì)描述符。這里使用的術(shù)語(yǔ)僅為了描述特定示例性實(shí)施例的目的，而不意圖限制本公開(kāi)。如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。還將理解的是，當(dāng)在本說(shuō)明書(shū)中使用術(shù)語(yǔ)“包含”和/或“包括”時(shí)，說(shuō)明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其它特征、整體、步驟、操作、元件、組件和/或其組合。除非另有定義，否則這里使用的所有術(shù)語(yǔ)(包括技術(shù)術(shù)語(yǔ)和科技術(shù)語(yǔ))具有與本公開(kāi)所屬領(lǐng)域的一個(gè)普通技術(shù)人員所通常理解的意思相同的意思。還將理解的是，除非這里明確定義，否則諸如在通用的字典中定義的術(shù)語(yǔ)應(yīng)該被解釋為具有與相關(guān)領(lǐng)域的上下文中它們的意思一致的意思，而不應(yīng)理想地或者過(guò)于正式地解釋它們的意思。以下，將參照附圖詳細(xì)地解釋示例性實(shí)施例。圖1是示出根據(jù)一些示例性實(shí)施例的用于測(cè)試對(duì)象的設(shè)備的框圖。參照?qǐng)D1，根據(jù)這個(gè)示例性實(shí)施例的用于測(cè)試對(duì)象P的設(shè)備100可包括測(cè)試器110 和測(cè)試頭120。在一些示例性實(shí)施例中，測(cè)試設(shè)備100可同時(shí)測(cè)試對(duì)象P中彼此不同的第一裝置和第二裝置。第一裝置和第二裝置可以是例如不同類型的半導(dǎo)體芯片。對(duì)象P可包括例如多芯片封裝。在一實(shí)施例中，多芯片封裝P包括第一半導(dǎo)體芯片D和第二半導(dǎo)體芯片 F。第一半導(dǎo)體芯片D可包括例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)裝置。第二半導(dǎo)體芯片F(xiàn)可包括例如閃存裝置。然而，可使用其他類型的半導(dǎo)體芯片，并且可使用多于兩個(gè)的半導(dǎo)體芯片。測(cè)試器110可測(cè)試第一半導(dǎo)體芯片D的電氣特性，還可測(cè)試第二半導(dǎo)體芯片F(xiàn)的電氣特性。例如，半導(dǎo)體芯片D和F中的每個(gè)可在第一測(cè)試條件(例如，取決于諸如溫度、 濕度、施加電場(chǎng)等變量)下被測(cè)試，半導(dǎo)體芯片D和F中的每個(gè)還可在第二、第三等測(cè)試條件下被測(cè)試。另外，針對(duì)每個(gè)測(cè)試條件，每個(gè)半導(dǎo)體芯片可具有施加到其電路的特定的測(cè)試模式(即，組或系列的信號(hào)，具有特定電壓)以測(cè)試芯片。例如，針對(duì)每個(gè)測(cè)試條件，可在測(cè)試器110中設(shè)置用于測(cè)試第一半導(dǎo)體芯片D的電氣特性的第一測(cè)試模式，可在測(cè)試器110 中設(shè)置用于測(cè)試第二半導(dǎo)體芯片F(xiàn)的第二測(cè)試模式等。測(cè)試模式可能不同，因此單獨(dú)測(cè)試不同的芯片。因此，指示芯片之一失敗未必指示整個(gè)封裝的失敗。在一些示例性實(shí)施例中，測(cè)試器110可以是包括輸入和輸出接口(例如，轉(zhuǎn)盤，按鈕，開(kāi)關(guān)，屏幕，音頻輸出等)、測(cè)試處理器112、第一算法模式產(chǎn)生器114、第一確定器116和第一存儲(chǔ)器118的測(cè)試裝置。例如，測(cè)試處理器112、第一算法模式產(chǎn)生器114、第一確定器 116和第一存儲(chǔ)器118中的每個(gè)可包括用于實(shí)現(xiàn)它們的功能的包括處理電路的模塊、邏輯元件和/或存儲(chǔ)元件。在一實(shí)施例中，測(cè)試處理器112控制測(cè)試器110和測(cè)試頭120的測(cè)試操作。因此， 從測(cè)試處理器120產(chǎn)生的控制信號(hào)可由測(cè)試器110使用，并被輸入到測(cè)試頭120。第一算法模式產(chǎn)生器114可從測(cè)試處理器112接收控制信號(hào)，以產(chǎn)生用于測(cè)試第一半導(dǎo)體芯片D的第一算法模式。由于第一半導(dǎo)體芯片D可包括DRAM裝置，因此第一算法模式可具有與DRAM裝置相應(yīng)的波形。可通過(guò)測(cè)試頭120將第一算法模式發(fā)送到第一半導(dǎo)體芯片D。例如，在一實(shí)施例中，測(cè)試頭包括第一組電連接(即，電線、管腳等)，所述第一組電連接將測(cè)試器直接連接到包括第一半導(dǎo)體芯片D的對(duì)象(例如，半導(dǎo)體封裝)而不使用
6測(cè)試頭中的任何中間處理電路。第一組電連接可例如在包括第一半導(dǎo)體芯片D的封裝的封裝基底上將測(cè)試器連接到輸入/輸出端子。在一實(shí)施例中，那些端子可被專門用于第一半導(dǎo)體芯片D，在封裝基底上的單獨(dú)的端子可被專門用于第二半導(dǎo)體芯片。第一確定器116可接收并分析從應(yīng)用第一算法模式的第一半導(dǎo)體芯片D輸出的信號(hào)，以確定第一半導(dǎo)體芯片D是否會(huì)正常(例如，第一半導(dǎo)體芯片D是否在規(guī)定參數(shù)內(nèi)正常運(yùn)行)。因此，可在第一確定器116中接收從第一半導(dǎo)體芯片D輸出的信號(hào)。第一存儲(chǔ)器118可存儲(chǔ)來(lái)自第一確定器116的信息。例如，當(dāng)?shù)谝话雽?dǎo)體芯片D 的部分可被確定為異常或功能不正常時(shí)，第一半導(dǎo)體芯片D中的異常部分的位置信息可被存儲(chǔ)在第一存儲(chǔ)器118中。第一存儲(chǔ)器118可通信地連接到測(cè)試器110中的另外的處理電路，或者可包括允許用戶或機(jī)器訪問(wèn)測(cè)試結(jié)果的功能(即，通過(guò)將結(jié)果顯示在屏幕上、將結(jié)果存儲(chǔ)到可被用在其他儀器中以查看結(jié)果的可移動(dòng)的存儲(chǔ)器、基于測(cè)試結(jié)果將指令發(fā)送到儀器以使機(jī)器去除不合格的芯片或封裝等)。在一些示例性實(shí)施例中，可從第一算法模式產(chǎn)生器114產(chǎn)生其他算法模式以及第一算法模式。因此，可僅使用測(cè)試器110利用不同的算法模式測(cè)試各種半導(dǎo)體芯片。在一實(shí)施例中，為了同時(shí)測(cè)試第一半導(dǎo)體芯片D和第二半導(dǎo)體芯片F(xiàn)，測(cè)試頭120 可測(cè)試第二半導(dǎo)體芯片F(xiàn)。例如，測(cè)試頭120可電氣連接到測(cè)試器110以從測(cè)試處理器112 接收控制信號(hào)。此外，測(cè)試頭120可與多芯片封裝P的外部端子進(jìn)行電氣接觸。在一些示例性實(shí)施例中，第一測(cè)試模式可被應(yīng)用到全部外部端子中的與第一半導(dǎo)體芯片D接觸的第一外部端子。另外，第二測(cè)試模式可被應(yīng)用到與第二半導(dǎo)體芯片F(xiàn)接觸的外部端子。因此， 第一測(cè)試模式和第二測(cè)試模式可被同時(shí)應(yīng)用到多芯片封裝P的不同芯片，從而第一半導(dǎo)體芯片D和第二半導(dǎo)體芯片F(xiàn)可被同時(shí)測(cè)試。在一些示例性實(shí)施例中，測(cè)試頭120可包括第二算法模式產(chǎn)生器124、第二確定器 126和/或第二存儲(chǔ)器128。第二算法模式產(chǎn)生器124、第二確定器1 和第二存儲(chǔ)器1 中的每個(gè)可包括用于實(shí)現(xiàn)自身功能的包括處理電路的模塊、邏輯元件和/或存儲(chǔ)元件。在一實(shí)施例中，第二算法模式產(chǎn)生器IM可從測(cè)試處理器112接收控制信號(hào)，以產(chǎn)生用于測(cè)試第二半導(dǎo)體芯片F(xiàn)的第二算法模式。由于第二半導(dǎo)體芯片F(xiàn)可包括閃存裝置， 因此第二算法模式可具有與閃存裝置相應(yīng)的波形，該波形與之前討論的第一算法模式的波形不同。第二確定器1 可分析從可應(yīng)用第二算法模式的第二半導(dǎo)體芯片F(xiàn)輸出的信號(hào)， 以確定第二半導(dǎo)體芯片F(xiàn)是否會(huì)正常(例如，第二半導(dǎo)體芯片F(xiàn)是否在規(guī)定參數(shù)內(nèi)正常運(yùn)行)。因此，可在第二確定器126中接收從第二半導(dǎo)體芯片F(xiàn)輸出的信號(hào)。第二存儲(chǔ)器1 可存儲(chǔ)來(lái)自第二確定器126的信息。例如，當(dāng)?shù)诙雽?dǎo)體芯片F(xiàn) 的部分可被第二確定器126確定為異常時(shí)，第二半導(dǎo)體芯片F(xiàn)中的異常部分的位置信息可被存儲(chǔ)在第二存儲(chǔ)器1 中。盡管未示出，但是第二存儲(chǔ)器1 可以是可移動(dòng)的存儲(chǔ)器，或者可連接到測(cè)試器110或其他儀器，從而其存儲(chǔ)的信息可被分析、查看和/或使用。另外，當(dāng)多芯片封裝P還包括另外的半導(dǎo)體芯片(諸如第三半導(dǎo)體芯片)時(shí)，另外的半導(dǎo)體芯片還可用設(shè)備100進(jìn)行測(cè)試。例如，如果第三半導(dǎo)體芯片與第二半導(dǎo)體芯片F(xiàn) 實(shí)質(zhì)上相同，則第三半導(dǎo)體芯片可使用測(cè)試頭120進(jìn)行測(cè)試。由于測(cè)試頭120可通過(guò)從測(cè)試處理器112接收控制信號(hào)而被操作，因此第三半導(dǎo)體芯片可在測(cè)試第一半導(dǎo)體芯片D和第二半導(dǎo)體芯片F(xiàn)之后進(jìn)行測(cè)試。盡管在圖1中單獨(dú)示出了測(cè)試處理器112、第一算法模式產(chǎn)生器114、第一確定器 116和第一存儲(chǔ)器118，但是它們中的一些或全部可被組合到共享模塊中。類似地，盡管單獨(dú)示出了第二算法模式產(chǎn)生器124、第二確定器1 和第二存儲(chǔ)器128，但是它們中的一些或全部可被組合到共享模塊中。另外，只要第一測(cè)試模式和第二測(cè)試模式可被單獨(dú)產(chǎn)生并分析以允許同時(shí)測(cè)試不同的半導(dǎo)體芯片，那么一些模塊(諸如圖1中示出的第二確定器126 和/或第二存儲(chǔ)器128)可被包括在測(cè)試器110中，而不是被包括在測(cè)試頭120中。圖2是示出使用圖1中的設(shè)備來(lái)測(cè)試對(duì)象的示例性方法的流程圖。參照?qǐng)D1和圖2，在步驟ST150中，測(cè)試處理器112將第一控制信號(hào)發(fā)送到第一算法模式產(chǎn)生器114。另外，測(cè)試處理器112將第二控制信號(hào)發(fā)送到第二算法模式產(chǎn)生器124。 在一些示例性實(shí)施例中，第一控制信號(hào)和第二控制信號(hào)可彼此同時(shí)發(fā)送。在步驟ST152中，第一算法模式產(chǎn)生器114根據(jù)第一控制信號(hào)產(chǎn)生第一算法模式。 第一算法模式可通過(guò)測(cè)試頭120被輸入到第一半導(dǎo)體芯片D。另外，在步驟ST160中，第二算法模式產(chǎn)生器IM根據(jù)第二控制信號(hào)產(chǎn)生第二算法模式。第二算法模式可被輸入到第二半導(dǎo)體芯片F(xiàn)。在一些示例性實(shí)施例中，第一算法模式和第二算法模式可彼此同時(shí)分別被輸入到第一半導(dǎo)體芯片和第二半導(dǎo)體芯片。在步驟ST154中，從應(yīng)用第一算法模式的第一半導(dǎo)體芯片D中輸出信號(hào)。第一確定器116可從第一半導(dǎo)體芯片D接收信號(hào)。第一確定器116分析來(lái)自第一半導(dǎo)體芯片D的信號(hào)，以確定第一半導(dǎo)體芯片D是否正常。另外，在步驟ST162中，從應(yīng)用第二算法模式的第二半導(dǎo)體芯片F(xiàn)中輸出信號(hào)。第二確定器126可從第二半導(dǎo)體芯片F(xiàn)接收信號(hào)。第二確定器1 可分析來(lái)自第二半導(dǎo)體芯片F(xiàn)的信號(hào)，以確定第二半導(dǎo)體芯片F(xiàn)是否正常。在一些示例性實(shí)施例中，確定第一半導(dǎo)體芯片D和第二半導(dǎo)體芯片F(xiàn)是否正常的操作可彼此同時(shí)被執(zhí)行。在步驟ST156中，來(lái)自第一確定器116的第一半導(dǎo)體芯片D的信息被存儲(chǔ)在第一存儲(chǔ)器118中。另外，在步驟ST164中，來(lái)自第二確定器1 的第二半導(dǎo)體芯片F(xiàn)的信息被存儲(chǔ)在第二存儲(chǔ)器128中。在一實(shí)施例中，步驟ST152、STlM和ST156中的每個(gè)與各自對(duì)應(yīng)的步驟ST160、 ST162和ST164同時(shí)發(fā)生。然而，這種功能不是必需的。在特定實(shí)施例中，組合的步驟ST152、 ST154和ST156中的至少一部分(而沒(méi)必要全部)與組合的步驟ST160、ST162和ST164中的至少一部分(而沒(méi)必要全部)重疊。因此，第一半導(dǎo)體芯片的測(cè)試與第二半導(dǎo)體芯片的測(cè)試同時(shí)發(fā)生。在一實(shí)施例中，在第二半導(dǎo)體芯片F(xiàn)被測(cè)試之后，在步驟ST166中，測(cè)試處理器112 可將第三控制信號(hào)發(fā)送到第二算法模式產(chǎn)生器124。第三控制信號(hào)可以是與之前施加到第二算法模式產(chǎn)生器124的第二控制信號(hào)相同的控制信號(hào)。例如，如果存在與第二半導(dǎo)體芯片F(xiàn)相同類型的兩個(gè)或多個(gè)芯片，則順序的控制信號(hào)(S卩，第三控制信號(hào))可被發(fā)送到測(cè)試頭120，以指導(dǎo)測(cè)試頭120測(cè)試另外的芯片。在步驟ST168中，第二算法模式產(chǎn)生器IM根據(jù)第三控制信號(hào)產(chǎn)生第三算法模式。 第三算法模式可與由第二算法模式產(chǎn)生器1 之前產(chǎn)生的第二算法模式相同。第三算法模式可被輸入到第三半導(dǎo)體芯片。在步驟ST170中，從應(yīng)用第三算法模式的第三半導(dǎo)體芯片中輸出信號(hào)。第二確定器1 從第三半導(dǎo)體芯片接收信號(hào)。第二確定器1 可分析來(lái)自第三半導(dǎo)體芯片的信號(hào)， 以確定第三半導(dǎo)體芯片是否正常。另外，在步驟ST172中，來(lái)自第二確定器1 的第三半導(dǎo)體芯片的信息可被存儲(chǔ)在第二存儲(chǔ)器128中。盡管未在上面的示例中描述，但是在一實(shí)施例中，存儲(chǔ)在第二存儲(chǔ)器128中的信息被發(fā)送到測(cè)試器110或被發(fā)送到另一裝置或儀器，從而所述信息可被分析、查看和/或用在下一步處理中。根據(jù)此示例性實(shí)施例，多芯片封裝中的第一半導(dǎo)體芯片可使用測(cè)試器進(jìn)行測(cè)試， 多芯片封裝中的第二半導(dǎo)體芯片可使用測(cè)試頭進(jìn)行測(cè)試。因此，第一半導(dǎo)體芯片和第二半導(dǎo)體芯片可被同時(shí)測(cè)試而無(wú)需改變測(cè)試器(例如，無(wú)需改編測(cè)試器以產(chǎn)生第二算法模式)， 從而可顯著減少測(cè)試多芯片封裝的時(shí)間。上述實(shí)施例可被用于使用兩個(gè)不同測(cè)試模式而更加方便地及更加快速地測(cè)試封裝中的兩個(gè)不同的芯片。例如，在相同的測(cè)試條件(例如，相同的溫度和濕度)下，可同時(shí)測(cè)試兩個(gè)芯片，而不是首先測(cè)試一芯片，其次順序測(cè)試第二芯片。圖3是示出根據(jù)一些示例性實(shí)施例的用于測(cè)試對(duì)象的設(shè)備的框圖。參照?qǐng)D3，根據(jù)這個(gè)示例性實(shí)施例的用于測(cè)試對(duì)象P的設(shè)備200可包括測(cè)試器210 和測(cè)試頭220。在一些示例性實(shí)施例中，對(duì)象P可包括具有彼此不同的第一半導(dǎo)體芯片D和第二半導(dǎo)體芯片F(xiàn)的多芯片封裝。測(cè)試器210可測(cè)試第一半導(dǎo)體芯片D的電氣特性。因此，可在測(cè)試器210中設(shè)置用于測(cè)試第一半導(dǎo)體芯片D的電氣特性的第一測(cè)試模式。在一些示例性實(shí)施例中，測(cè)試器210可包括第一測(cè)試處理器212、第一算法模式產(chǎn)生器214、第一確定器216和第一存儲(chǔ)器218。第一測(cè)試處理器212可控制測(cè)試器210的測(cè)試操作。因此，從第一測(cè)試處理器212 產(chǎn)生的第一控制信號(hào)可被輸入到第一算法模式產(chǎn)生器214。在一些示例性實(shí)施例中，第一算法模式產(chǎn)生器214、第一確定器216和第一存儲(chǔ)器 218可分別與第一算法模式產(chǎn)生器114、第一確定器116和第一存儲(chǔ)器118實(shí)質(zhì)上相同。因此，為了簡(jiǎn)潔，在此可省略關(guān)于第一算法模式產(chǎn)生器214、第一確定器216和第一存儲(chǔ)器218 的任何進(jìn)一步說(shuō)明。在一些示例性實(shí)施例中，測(cè)試頭220可不與第一測(cè)試處理器212電氣連接。因此， 來(lái)自第一測(cè)試處理器212的第一控制信號(hào)可不被發(fā)送到測(cè)試頭220。測(cè)試頭220可與多芯片封裝P的外部端子進(jìn)行電氣接觸。在一些示例性實(shí)施例中，測(cè)試頭220可包括第二測(cè)試處理器222、第二算法模式產(chǎn)生器224、第二確定器2 和第二存儲(chǔ)器228。第二測(cè)試處理器222可控制測(cè)試頭220的測(cè)試操作。因此，從第二測(cè)試處理器222 產(chǎn)生的第二控制信號(hào)可被輸入到第二算法模式產(chǎn)生器224。在一些示例性實(shí)施例中，第二算法模式產(chǎn)生器224、第二確定器2 和第二存儲(chǔ)器 228可分別與第二算法模式產(chǎn)生器124、第二確定器1 和第二存儲(chǔ)器1 實(shí)質(zhì)上相同。因此，為了簡(jiǎn)潔，在此可省略關(guān)于第二算法模式產(chǎn)生器224、第二確定器2 和第二存儲(chǔ)器2 的任何進(jìn)一步說(shuō)明。在一些示例性實(shí)施例中，測(cè)試頭220可包括第二測(cè)試處理器222。因此，測(cè)試頭220 可控制與測(cè)試器210中的第一測(cè)試處理器212的操作獨(dú)立的第二半導(dǎo)體芯片F(xiàn)的測(cè)試。因此，在測(cè)試器210完成第一半導(dǎo)體芯片D的測(cè)試之前，與第二半導(dǎo)體芯片F(xiàn)實(shí)質(zhì)上相同的第三半導(dǎo)體芯片可使用從第二測(cè)試處理器222單獨(dú)接收的來(lái)自測(cè)試頭220的控制信號(hào)被測(cè)試。從而，可同時(shí)測(cè)試第一半導(dǎo)體芯片D和第三半導(dǎo)體芯片。盡管未示出，但是測(cè)試頭電路的部分(例如，存儲(chǔ)器)可連接到測(cè)試器210，從而測(cè)試器210可呈現(xiàn)半導(dǎo)體芯片D和F兩者的結(jié)果分析?？蛇x地，測(cè)試頭可包括可移動(dòng)的存儲(chǔ)器(該可移動(dòng)的存儲(chǔ)器可被插入到外部系統(tǒng)以發(fā)送將被分析的第二半導(dǎo)體芯片的測(cè)試信息)，可包括用于指示哪個(gè)芯片不合格以及哪個(gè)正常運(yùn)行的輸出接口，或者可連接到執(zhí)行進(jìn)一步處理(諸如控制哪個(gè)芯片或封裝作為不合格的芯片或封裝而被去除)的自動(dòng)化的儀圖4是示出使用圖3中的設(shè)備來(lái)測(cè)試對(duì)象的方法的示例流程圖。參照?qǐng)D3和圖4，在步驟ST250中，第一測(cè)試處理器212將第一控制信號(hào)發(fā)送到第一算法模式產(chǎn)生器214。另外，在步驟ST260中，第二測(cè)試處理器222將第二控制信號(hào)發(fā)送到第二算法模式產(chǎn)生器224。在一些示例性實(shí)施例中，第一控制信號(hào)和第二控制信號(hào)可彼此同時(shí)發(fā)送。在步驟ST252中，第一算法模式產(chǎn)生器214根據(jù)第一控制信號(hào)產(chǎn)生第一算法模式。 第一算法模式可通過(guò)測(cè)試頭220被輸入到第一半導(dǎo)體芯片D。另外，在步驟ST262中，第二算法模式產(chǎn)生器2M根據(jù)第二控制信號(hào)產(chǎn)生第二算法模式。第二算法模式可被輸入到第二半導(dǎo)體芯片F(xiàn)。在一些示例性實(shí)施例中，第一算法模式和第二算法可彼此同時(shí)輸入。在步驟ST254中，從應(yīng)用第一算法模式的第一半導(dǎo)體芯片D中輸出信號(hào)。第一確定器216從第一半導(dǎo)體芯片D接收信號(hào)。第一確定器216可分析來(lái)自第一半導(dǎo)體芯片D的信號(hào)，以確定第一半導(dǎo)體芯片D是否正常。另外，在步驟SI^64中，從應(yīng)用第二算法模式的第二半導(dǎo)體芯片F(xiàn)中輸出信號(hào)。第二確定器2 從第二半導(dǎo)體芯片F(xiàn)接收信號(hào)。第二確定器1 可分析來(lái)自第二半導(dǎo)體芯片 F的信號(hào)，以確定第二半導(dǎo)體芯片F(xiàn)是否正常。在一些示例性實(shí)施例中，確定第一半導(dǎo)體芯片D和第二半導(dǎo)體芯片F(xiàn)是否正常的操作可彼此同時(shí)被執(zhí)行。在步驟ST256中，來(lái)自第一確定器216的第一半導(dǎo)體芯片D的信息被存儲(chǔ)在第一存儲(chǔ)器218中。另外，在步驟SD66中，來(lái)自第二確定器2 的第二半導(dǎo)體芯片F(xiàn)的信息被存儲(chǔ)在第二存儲(chǔ)器228中。在完成第一半導(dǎo)體芯片D的測(cè)試之前，在步驟ST268中，第二測(cè)試處理器222可將第二控制信號(hào)發(fā)送到第二算法模式產(chǎn)生器224。在步驟ST270中，第二算法模式產(chǎn)生器2M可根據(jù)第二控制信號(hào)產(chǎn)生第二算法模式。第二算法模式可被輸入到第三半導(dǎo)體芯片。在步驟ST272中，從可應(yīng)用第二算法模式的第三半導(dǎo)體芯片中輸出信號(hào)。第二確定器2 可從第三半導(dǎo)體芯片接收信號(hào)。第二確定器2 可分析來(lái)自第三半導(dǎo)體芯片的信號(hào)，以確定第三半導(dǎo)體芯片是否正常。因此，根據(jù)在此描述的實(shí)施例，在單個(gè)封裝或?qū)ο笾械牟煌M的半導(dǎo)體芯片可被同時(shí)測(cè)試，同時(shí)，在所述組內(nèi)的各個(gè)芯片被順序測(cè)試。另外，不同的組可被同時(shí)測(cè)試，并且，每個(gè)組內(nèi)的特定芯片還被同時(shí)測(cè)試。例如，包括第一類型的第一芯片(例如，DRAM芯片)和第二類型的多個(gè)相同結(jié)構(gòu)的第二芯片(例如，閃存芯片)的封裝可同時(shí)測(cè)試第一芯片和全部的第二芯片。在步驟ST274中，來(lái)自第二確定器226的第三半導(dǎo)體芯片的信息可被存儲(chǔ)在第二存儲(chǔ)器228中。根據(jù)此示例性實(shí)施例，測(cè)試頭可包括第二測(cè)試處理器。因此，可在測(cè)試第一半導(dǎo)體芯片期間測(cè)試第三半導(dǎo)體芯片。因此，測(cè)試與第二半導(dǎo)體芯片實(shí)質(zhì)上相同的第三半導(dǎo)體芯片的等待時(shí)間會(huì)是不必要的，從而可更加減少測(cè)試多芯片封裝的時(shí)間。在一些示例性實(shí)施例中，對(duì)象可包括多芯片封裝?？蛇x地，包括不同裝置的其他對(duì)象(例如，包括多個(gè)芯片或封裝的半導(dǎo)體模塊)可使用示例性實(shí)施例的設(shè)備進(jìn)行測(cè)試。根據(jù)一些示例性實(shí)施例，可使用測(cè)試器來(lái)測(cè)試對(duì)象中的第一裝置。可全部或部分使用測(cè)試頭來(lái)測(cè)試對(duì)象中的第二裝置。因此，彼此不同的第一裝置和第二裝置可被同時(shí)測(cè)試而無(wú)需改變測(cè)試器中的測(cè)試條件，從而可顯著減少測(cè)試對(duì)象的時(shí)間。圖5是示出根據(jù)一些示例性實(shí)施例的用于測(cè)試對(duì)象的設(shè)備500的示圖。如圖5中所示，設(shè)備500包括測(cè)試器510和測(cè)試頭520。測(cè)試器510和測(cè)試頭520可以是彼此分開(kāi)放置的單獨(dú)的裝置，在一實(shí)施例中，通過(guò)電線進(jìn)行連接。測(cè)試器510可包括測(cè)試儀器，測(cè)試儀器包括公知組件，測(cè)試頭520可包括公知的測(cè)試頭組件。例如，測(cè)試頭520可包括連接到探頭(未示出)的一組電線530，以形成直接將測(cè)試器510電氣連接到被測(cè)試的對(duì)象550的一組電連接。另外，測(cè)試頭520可包括諸如一組電線53 和532b的另外的電連接以及探頭 (未示出)，通過(guò)電路540間接地將測(cè)試器510電氣連接到被測(cè)試的對(duì)象550。電路540可包括例如用于允許測(cè)試頭520執(zhí)行測(cè)試程序中的至少一部分的各種邏輯元件、處理和/或存儲(chǔ)電路，從而測(cè)試器510和測(cè)試頭520可以以諸如上面實(shí)施例中描述的方式來(lái)同時(shí)執(zhí)行對(duì)象550的兩個(gè)不同裝置(例如，半導(dǎo)體芯片)的測(cè)試。盡管圖5中示出了特定元件，但是這些元件僅是示例性的，而不必用于實(shí)現(xiàn)上述設(shè)備和方法。例如，電線53 (可包括一個(gè)或多個(gè)電線)可在特定實(shí)施例中被省略，對(duì)象550 中描述的裝置不必以示出的方式進(jìn)行排列，并且可包括例如諸如上述的一個(gè)或多個(gè)半導(dǎo)體封裝。另外，盡管測(cè)試頭520被描述為固定的，但是在對(duì)象550被示出為可移動(dòng)的時(shí)，測(cè)試頭520還可以是可移動(dòng)的，并且可例如使用靈活的電線或其他可調(diào)連接機(jī)制而連接到測(cè)試
ο圖6是示出根據(jù)示例性實(shí)施例的制造半導(dǎo)體封裝的方法600的流程圖。在步驟610 中，在第二芯片上堆疊第一芯片。例如，所述兩個(gè)芯片可以是半導(dǎo)體封裝中的一部分。第一芯片可具有第一類型，第二芯片可具有與第一類型不同的第二類型。例如，第一芯片可以是 DRAM芯片，第二芯片可以是閃存芯片。然而，所述芯片不必是存儲(chǔ)器芯片，所述芯片中的一個(gè)或多個(gè)可以是例如邏輯芯片或包括邏輯功能。在一實(shí)施例中，所述芯片還可被堆疊在封裝基底上以形成封裝。在步驟620中，第一芯片接收測(cè)試器處產(chǎn)生的第一測(cè)試模式。測(cè)試模式可以是例如測(cè)試器處產(chǎn)生的第一算法模式。在步驟630中，第二芯片接收與第一測(cè)試模式不同的在連接到測(cè)試器的測(cè)試頭處產(chǎn)生的第二測(cè)試模式。例如，第二測(cè)試模式可以是測(cè)試頭處產(chǎn)生的第二算法模式。在一實(shí)施例中，可同時(shí)發(fā)生步驟620和630。在步驟640中，使用接收的第一測(cè)試模式來(lái)測(cè)試第一芯片，同時(shí)，使用接收的第二測(cè)試模式來(lái)測(cè)試第二芯片。例如，第一芯片和第二芯片的測(cè)試步驟中的至少一部分可重疊并同時(shí)發(fā)生，或者實(shí)質(zhì)上全部的第一芯片和第二芯片的測(cè)試步驟可重疊并同時(shí)發(fā)生。在步驟650中，基于第一芯片的測(cè)試和第二芯片的測(cè)試，確定第一芯片和第二芯片中的至少一個(gè)是否正常運(yùn)行。隨后，可基于該確定在測(cè)試的芯片上執(zhí)行進(jìn)一步的處理 (例如，去除作為不合格芯片的芯片)(未示出)。上面的描述是示例性實(shí)施例的例證，不應(yīng)被解釋為限制示例性實(shí)施例。雖然已經(jīng)描述了一些示例性實(shí)施例，但是本領(lǐng)域的技術(shù)人員應(yīng)該易于理解在本質(zhì)上不脫離本公開(kāi)的新型教導(dǎo)和優(yōu)點(diǎn)的情況下，在示例性實(shí)施例中進(jìn)行多種修改是可行的。因此，意圖是將所有的這種修改包括在權(quán)利要求所限定的本發(fā)明的范圍內(nèi)。在權(quán)利要求中，裝置加功能的條款意在覆蓋這里被描述為執(zhí)行提到的功能的結(jié)構(gòu)，不僅包括結(jié)構(gòu)上的等同物，也包括等同結(jié)構(gòu)。因此，應(yīng)該理解，上面的描述是各種示例性實(shí)施例的例證，不應(yīng)被解釋為限制所公開(kāi)的特定示例性實(shí)施例，并且意圖是將對(duì)所公開(kāi)的示例性實(shí)施例以及其它示例性實(shí)施例的修改包括在權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種測(cè)試對(duì)象的方法，所述方法包括通過(guò)測(cè)試器設(shè)置第一測(cè)試模式，所述第一測(cè)試模式用于測(cè)試對(duì)象中的第一裝置；通過(guò)在測(cè)試器和對(duì)象之間電氣連接的測(cè)試頭設(shè)置第二測(cè)試模式，所述第二測(cè)試模式用于測(cè)試對(duì)象中的與第一裝置不同的第二裝置；以及通過(guò)測(cè)試頭將第一測(cè)試模式應(yīng)用到第一裝置，并通過(guò)測(cè)試頭將第二測(cè)試模式應(yīng)用到第二裝置，以同時(shí)測(cè)試第一裝置和第二裝置。
2.如權(quán)利要求1所述的方法，其中，通過(guò)測(cè)試器設(shè)置第一測(cè)試模式的步驟包括產(chǎn)生與第一裝置相應(yīng)的第一算法模式，通過(guò)測(cè)試頭設(shè)置第二測(cè)試模式的步驟包括產(chǎn)生與第二裝置相應(yīng)的第二算法模式，第二算法模式與第一算法模式不同。
3.如權(quán)利要求1所述的方法，其中，同時(shí)測(cè)試第一裝置和第二裝置的步驟包括分析從第一裝置和第二裝置輸出的信號(hào)，以確定第一裝置和第二裝置是否正常運(yùn)行。
4.如權(quán)利要求1所述的方法，其中，所述第一裝置包括第一半導(dǎo)體芯片，所述第二裝置包括第二半導(dǎo)體芯片，所述對(duì)象包括具有順序堆疊的第一半導(dǎo)體芯片和第二半導(dǎo)體芯片的多芯片封裝。
5.如權(quán)利要求4所述的方法，其中，所述第一裝置包括第一類型的存儲(chǔ)器芯片，所述第二裝置還包括第二類型的存儲(chǔ)器芯片，第一類型與第二類型不同。
6.如權(quán)利要求5所述的方法，其中，第一類型的存儲(chǔ)器芯片是DRAM芯片，第二類型的存儲(chǔ)器芯片是閃存芯片。
7.如權(quán)利要求5所述的方法，其中，所述多芯片封裝還包括第三裝置，第三裝置包括具有第二類型的存儲(chǔ)器芯片，還包括在測(cè)試第二裝置之后，通過(guò)將第二算法模式施加到第三裝置來(lái)測(cè)試第三裝置。
8.一種用于測(cè)試對(duì)象的設(shè)備，所述設(shè)備包括用于測(cè)試對(duì)象中的第一裝置的測(cè)試器，所述測(cè)試器被配置為用于產(chǎn)生用于測(cè)試第一裝置的第一算法模式，并將該第一算法模式應(yīng)用到第一裝置；以及在測(cè)試器和對(duì)象之間電氣連接的測(cè)試頭，以測(cè)試與第一裝置不同的對(duì)象的第二裝置， 所述測(cè)試頭被配置為用于產(chǎn)生與第一算法模式不同的第二算法模式，并用于將該第二算法模式應(yīng)用到第二裝置，其中，所述測(cè)試器被配置為用于通過(guò)測(cè)試頭將第一算法模式應(yīng)用到第一裝置。
9.如權(quán)利要求8所述的設(shè)備，其中所述設(shè)備被配置為用于將第一算法模式應(yīng)用到第一裝置，同時(shí)將第二算法模式應(yīng)用到第二裝置。
10.如權(quán)利要求9所述的設(shè)備，其中所述對(duì)象是多芯片封裝，所述第一裝置是具有第一類型的第一芯片，所述第二裝置是具有與第一類型不同的第二類型的第二裝置，其中，所述設(shè)備被配置為用于使用第一算法模式測(cè)試第一芯片，同時(shí)使用第二算法模式測(cè)試第二芯片。
11.如權(quán)利要求10所述的設(shè)備，其中所述多芯片封裝包括封裝基底，其中所述設(shè)備被配置為用于通過(guò)封裝基底將第一算法模式應(yīng)用到第一芯片并將第二算法模式應(yīng)用到第二芯片。
12.如權(quán)利要求8所述的設(shè)備，其中，所述測(cè)試器包括用于控制第一裝置和第二裝置的測(cè)試操作的測(cè)試處理器。
13.如權(quán)利要求12所述的設(shè)備，其中，所述測(cè)試器被配置為用于基于來(lái)自測(cè)試處理器的控制信號(hào)產(chǎn)生第一算法模式，所述測(cè)試頭被配置為用于基于來(lái)自測(cè)試處理器的控制信號(hào)產(chǎn)生第二算法模式。
14.如權(quán)利要求8所述的設(shè)備，其中，所述測(cè)試器包括用于控制第一裝置的測(cè)試操作的第一測(cè)試處理器，所述測(cè)試頭包括用于控制第二裝置的測(cè)試操作的第二測(cè)試處理器。
15.如權(quán)利要求8所述的設(shè)備，其中所述測(cè)試頭包括第一組電連接，將測(cè)試器直接連接到對(duì)象，而未使用任何處理電路；以及所述測(cè)試頭包括第二組電連接，通過(guò)產(chǎn)生第二算法模式的處理電路將測(cè)試器連接到對(duì)象。
16.一種制造半導(dǎo)體封裝的方法，所述方法包括將具有第一類型的第一芯片堆疊在具有與第一類型不同的第二類型的第二芯片上； 通過(guò)第一芯片接收在測(cè)試器處產(chǎn)生的第一測(cè)試模式；通過(guò)第二芯片接收與第一測(cè)試模式不同的并且在連接到測(cè)試器的測(cè)試頭處產(chǎn)生的第二測(cè)試模式；以及使用接收的第一測(cè)試模式來(lái)測(cè)試第一芯片，同時(shí)使用接收的第二測(cè)試模式來(lái)測(cè)試第二芯片。
17.如權(quán)利要求16所述的方法，還包括基于第一芯片的測(cè)試和第二芯片的測(cè)試，確定第一芯片和第二芯片中的至少一個(gè)在正常運(yùn)行。
18.如權(quán)利要求16所述的方法，其中所述第一芯片是具有第一類型的半導(dǎo)體存儲(chǔ)器芯片；以及所述第二芯片是具有與第一類型不同的第二類型的半導(dǎo)體存儲(chǔ)器芯片。
19.如權(quán)利要求16所述的方法，還包括 在封裝基底上堆疊第一芯片和第二芯片；通過(guò)封裝基底在第一芯片處接收第一測(cè)試模式；以及通過(guò)封裝基底在第二芯片處接收第二測(cè)試模式。
20.如權(quán)利要求16所述的方法，還包括在第一芯片處通過(guò)測(cè)試頭處的第一組電連接接收第一測(cè)試模式，第一組電連接將測(cè)試器直接連接到半導(dǎo)體封裝而不使用任何處理電路；以及在第二芯片處通過(guò)測(cè)試頭處的第二組電連接接收第二測(cè)試模式，第二組電連接通過(guò)產(chǎn)生第二測(cè)試模式的處理電路將測(cè)試器連接到半導(dǎo)體封裝。
全文摘要
提供一種測(cè)試對(duì)象的方法以及用于執(zhí)行測(cè)試對(duì)象的方法的設(shè)備。在測(cè)試對(duì)象的方法中，可在測(cè)試器中設(shè)置用于測(cè)試對(duì)象中的第一裝置的第一測(cè)試模式?？稍跍y(cè)試器和對(duì)象之間電氣連接的測(cè)試頭中設(shè)置用于測(cè)試對(duì)象中的第二裝置的第二測(cè)試模式。第一測(cè)試模式可通過(guò)測(cè)試頭被提供給第一裝置，第二測(cè)試模式可通過(guò)測(cè)試頭被提供給第二裝置，以同時(shí)測(cè)試第一裝置和第二裝置。因此，彼此不同的第一裝置和第二裝置可被同時(shí)測(cè)試而不改變測(cè)試器中的測(cè)試條件，從而可減少測(cè)試對(duì)象的時(shí)間。
文檔編號(hào)G01R31/00GK102565576SQ201110416659
公開(kāi)日2012年7月11日 申請(qǐng)日期2011年12月14日 優(yōu)先權(quán)日2010年12月14日
發(fā)明者宋基在, 李成洙 申請(qǐng)人:三星電子株式會(huì)社