專利名稱：可配置分段相關器的制作方法
技術領域：
本實用新型涉及衛(wèi)星導航通信領域中的一種偽碼剝離裝置，特別涉及一種多路并行分段相關快速捕獲衛(wèi)星信號的可配置分段相關器。由于它配置的是相關長度和相關路數(shù)，可以提高控制效率。
背景技術：
在衛(wèi)星導航通信領域，當對捕獲時間有要求時，需要進行多路并行處理。采用多路累加的方式會增加系統(tǒng)成本，降低運算效率，并且不方便兼容多模衛(wèi)星系統(tǒng)。
發(fā)明內容鑒于現(xiàn)有技術存在的不足，本實用新型針對特殊場合的應用提供一種可配置分段相關器，將本地偽碼與衛(wèi)星信號進行分時分段處理，為后續(xù)信號捕獲提供支持，提高運算效率，并可對不同衛(wèi)星系統(tǒng)進行靈活配置。本實用新型為實現(xiàn)上述目的，所采取的技術方案是一種可配置分段相關器，其特征在于包括FPGA電路，所述FPGA電路的內部電路結構為雙口 RAM分別與相關運算電路、 計數(shù)器連接，地址譯碼器分別與雙口 RAM、相關運算電路、計數(shù)器連接。本實用新型的特點是1、電路簡單。2、使用靈活，可以隨意配置相關長度、相關路數(shù)和相關間隔。3、可擴展性強。

圖1為本實用新型電路連接框圖。圖2為本實用新型端口輸出示意圖。圖3為本實用新型相關運算電路連接框圖。
具體實施方式
如圖1所示，可配置分段相關器，包括FPGA (現(xiàn)場可編門陣列)電路，F(xiàn)PGA電路的內部電路結構為雙口 RAM分別與相關運算電路、計數(shù)器閉環(huán)連接，地址譯碼器分別與雙口 RAM、相關運算電路、計數(shù)器連接。該分段相關器可以根據(jù)配置信息，設定相關長度、相關路數(shù)和相關間距，按需要對偽碼和信號進行相關運算處理，運算結果存入雙口 RAM中等待外界讀取。其相關長度、相關路數(shù)和相關間隔可控。該分段相關器可以作為控制器(如MCU)的外部RAM使用，采用非復用方式連接。這樣控制器可以像操作外部RAM —樣操作快速操作FPGA內部寄存器。配置和設置速度快。如圖2所示，輸入衛(wèi)星導航基帶數(shù)字信號，輸出分段相關值。由地址、數(shù)據(jù)和讀寫信號組成對外通信端口。圖中BB_IN基帶信號輸入、PN_IN偽碼信號輸入、Cor_0UT相關讀寫輸出、AO 7地址信號、DO 7數(shù)據(jù)信號、WR寫信號、RD讀信號。如圖3所示，相關運算電路的連接關系為緩存器I通過信號寄存器與符號變換電路連接，緩存器II通過偽碼寄存器與符號變換電路連接，符號變換電路與累加器連接，定時器分別與信號寄存器、偽碼寄存器、累加器連接。輸入的偽碼和信號首先存入緩存器，偽碼和信號寄存器按照控制時序分段讀出偽碼和信號，符號變換器按照偽碼的正負對信號的符號進行變換，累加器將經(jīng)過符號變換的信號進行加法運算得到相關值，按照定時器時間點向外輸出，相關運算電路以計數(shù)器和驅動時鐘作為時間基準。
權利要求1.一種可配置分段相關器，其特征在于包括FPGA電路，所述FPGA電路的內部電路結構為雙口 RAM分別與相關運算電路、計數(shù)器連接，地址譯碼器分別與雙口 RAM、相關運算電路、計數(shù)器連接。
2.根據(jù)權利要求1所述的可配置分段相關器，其特征在于所述相關運算電路的連接關系為緩存器I通過信號寄存器與符號變換電路連接，緩存器II通過偽碼寄存器與符號變換電路連接，符號變換電路與累加器連接，定時器分別與信號寄存器、偽碼寄存器、累加器連接。
專利摘要本實用新型涉及一種多路并行分段相關快速捕獲衛(wèi)星信號的可配置分段相關器，它包括FPGA電路，F(xiàn)PGA電路的內部電路結構為雙口RAM分別與相關運算電路、計數(shù)器連接，地址譯碼器分別與雙口RAM、相關運算電路、計數(shù)器連接，相關運算電路的連接關系為緩存器Ⅰ通過信號寄存器與符號變換電路連接，緩存器Ⅱ通過偽碼寄存器與符號變換電路連接，符號變換電路與累加器連接，定時器分別與信號寄存器、偽碼寄存器、累加器連接；本實用新型的特點是電路簡單；使用靈活，可以隨意配置相關長度、相關路數(shù)和相關間隔；可擴展性強。
文檔編號G01S19/30GK202041644SQ20112009787
公開日2011年11月16日 申請日期2011年4月6日 優(yōu)先權日2011年4月6日
發(fā)明者張波, 張鵬泉, 曹曉東, 李柬, 王文亮, 范玉進, 袁琳, 褚孝鵬, 趙維兵 申請人:天津光電通信技術有限公司