專利名稱：芯片物理完整性探測(cè)裝置和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路的安全防護(hù)技術(shù)，具體涉及一種芯片物理完整性探測(cè)裝置和系統(tǒng)。
背景技術(shù)：
芯片的應(yīng)用環(huán)境越來越復(fù)雜，比如網(wǎng)絡(luò)環(huán)境、手機(jī)應(yīng)用環(huán)境受到黑客、軟件攻擊的幾率越來越大，另一方面芯片本身的應(yīng)用對(duì)芯片的安全性也提出了更高的要求，比如社保類智能卡、銀行卡、USB key等。芯片應(yīng)用的變化要求芯片具備更高的安全性能，而現(xiàn)有的芯片保護(hù)技術(shù)不能滿足這一需求
實(shí)用新型內(nèi)容
本實(shí)用新型提供了一種芯片物理完整性探測(cè)裝置和系統(tǒng)，解決了現(xiàn)有芯片保護(hù)技術(shù)不能滿足芯片安全性能要求的問題。一種芯片物理完整性探測(cè)裝置，包括至少一個(gè)受控開關(guān)，每個(gè)受控開關(guān)對(duì)應(yīng)有一個(gè)或多個(gè)探測(cè)器，所述探測(cè)器和其對(duì)應(yīng)的受控開關(guān)通過覆蓋在芯片表面的金屬完整性檢測(cè)線網(wǎng)相連接；所述受控開關(guān)經(jīng)由數(shù)據(jù)寫入端接收外部測(cè)試信號(hào)，將所述外部測(cè)試信號(hào)通過所述金屬完整性檢測(cè)線網(wǎng)發(fā)送至該受控開關(guān)對(duì)應(yīng)的探測(cè)器；所述探測(cè)器接收其對(duì)應(yīng)的受控開關(guān)經(jīng)由所述金屬完整性檢測(cè)線網(wǎng)發(fā)送的信號(hào)，并將所述信號(hào)經(jīng)由數(shù)據(jù)輸出端輸出。優(yōu)選的，所述外部測(cè)試信號(hào)具體為寫入所述受控開關(guān)的控制字。優(yōu)選的，所述受控開關(guān)為緩沖器(buffer)，該受控開關(guān)對(duì)應(yīng)的探測(cè)器為反相器(inverter);或,所述受控開關(guān)為buffer,該受控開關(guān)對(duì)應(yīng)的探測(cè)器為buffer ;或，所述受控開關(guān)為inverter,該受控開關(guān)對(duì)應(yīng)的探測(cè)器為buffer。優(yōu)選的，所述金屬完整性檢測(cè)線網(wǎng)覆蓋于芯片部分或全部表面，所述芯片表面包括芯片頂面、芯片內(nèi)金屬布線間隙和芯片側(cè)邊。優(yōu)選的，所述金屬完整性檢測(cè)線網(wǎng)為單層線路平鋪；或，所述金屬完整性檢測(cè)線網(wǎng)為多層線路堆疊，不同層線路之間成任意度數(shù)夾角。優(yōu)選的，所述金屬完整性檢測(cè)線網(wǎng)包括連接于一受控開關(guān)和一該受控開關(guān)對(duì)應(yīng)的探測(cè)器的線路，每條線路線寬2um 3um，相鄰的兩條線路或同一條線路平行相鄰的兩條線路段之間的間距為Ium 2um。優(yōu)選的，所述受控開關(guān)和探測(cè)器均具體為可控互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件，或集成電路開發(fā)受控器件。本發(fā)明還提供了一種芯片物理完整性探測(cè)系統(tǒng)，包括狀態(tài)檢測(cè)控制單元和至少一個(gè)上述的芯片物理完整性探測(cè)裝置，所述狀態(tài)檢測(cè)控制單元一端與所述芯片物理完整性探測(cè)裝置的數(shù)據(jù)寫入端相連，所述狀態(tài)檢測(cè)控制單元的另一端與所述芯片物理完整性裝置的數(shù)據(jù)輸出端相連；所述狀態(tài)檢測(cè)控制單元通過所述數(shù)據(jù)寫入端向所述芯片物理完整性探測(cè)裝置寫入測(cè)試信號(hào)，通過所述芯片物理完整性裝置的數(shù)據(jù)輸出端讀取該芯片物理完整性裝置輸出的信號(hào)。優(yōu)選的，在所述芯片物理完整性探測(cè)系統(tǒng)包括兩個(gè)或兩個(gè)以上所述芯片物理完整性探測(cè)裝置時(shí)，各芯片物理完整性探測(cè)裝置的金屬完整性檢測(cè)線網(wǎng)覆蓋所述芯片表面的部分或全部位置。優(yōu)選的，所述狀態(tài)檢測(cè)控制單元為中央處理器(CPU)或數(shù)字信號(hào)處理器(DSP)或協(xié)處理器或數(shù)字電路邏輯模塊或模擬電路模擬模塊。本發(fā)明提供了一種芯片物理完整性探測(cè)裝置和系統(tǒng)，由狀態(tài)檢測(cè)控制單元控制至少一個(gè)芯片物理完整性探測(cè)裝置，所述狀態(tài)檢測(cè)控制單元一端與所述芯片物理完整性探測(cè)裝置的數(shù)據(jù)寫入端相連，所述狀態(tài)檢測(cè)控制單元的另一端與所述芯片物理完整性裝置的數(shù)據(jù)輸出端相連，所述狀態(tài)檢測(cè)控制單元通過所述數(shù)據(jù)寫入端向所述芯片物理完整性探測(cè)裝 置寫入測(cè)試信號(hào)，通過所述芯片物理完整性裝置的數(shù)據(jù)輸出端讀取該芯片物理完整性裝置輸出的信號(hào)，在系統(tǒng)中存在兩個(gè)或兩個(gè)以上所述芯片物理完整性探測(cè)裝置時(shí)，各芯片物理完整性探測(cè)裝置的金屬完整性檢測(cè)線網(wǎng)覆蓋所述芯片表面的部分或全部位置，實(shí)現(xiàn)了同一芯片上多個(gè)不同金屬完整性檢測(cè)線網(wǎng)覆蓋檢測(cè)的機(jī)制，解決了現(xiàn)有芯片保護(hù)技術(shù)不能滿足芯片安全性能要求的問題。

圖I為現(xiàn)有技術(shù)中通過探測(cè)線進(jìn)行芯片保護(hù)探測(cè)的原理示意圖；圖2為本實(shí)用新型的實(shí)施例提供的一種芯片物理完整性探測(cè)裝置的結(jié)構(gòu)示意圖；圖3為本實(shí)用新型的實(shí)施例提供的一種芯片物理完整性探測(cè)系統(tǒng)的結(jié)構(gòu)示意圖；圖4為本實(shí)用新型的MIS1、MIS2和MIN的連接關(guān)系示意圖；圖5為在shield(MIN)完整的情況下，MIS1、MIS2和MIN的工作原理示意圖；圖6為在shield(MIN)被破壞的情況下，MIS1、MIS2和MIN的工作原理示意圖；圖7為多MISl與多MIS2相對(duì)應(yīng)時(shí)的連接關(guān)系示意圖；圖8為狀態(tài)檢測(cè)控制單元輪詢?cè)淼氖疽鈭D。
具體實(shí)施方式
現(xiàn)有的芯片保護(hù)技術(shù)主要存在以下缺陷I、采用被動(dòng)檢測(cè)技術(shù)其檢測(cè)的是靜態(tài)信號(hào)，如圖I所示，即芯片中每一根探測(cè)線上的電平固定，不可改變，靠探測(cè)這個(gè)固定電平是否變化來確定是否收到攻擊，其設(shè)計(jì)原理上無法解決同一電平信號(hào)(0、0之間或1、1之間)被短接，造成探測(cè)功能失效的問題。2、檢測(cè)方式固定不可配置現(xiàn)有技術(shù)中，具有多根覆蓋芯片表面的探測(cè)線，可以被配置成不同的電平組合，但其配置后的狀態(tài)不可改變，原理上無法實(shí)現(xiàn)不同產(chǎn)品之間的不同設(shè)置要求，同款芯片容易被同樣方式攻擊。也就是說在同一款芯片上，無法達(dá)到芯片I和芯片2探測(cè)配置的差別設(shè)置，完全無法應(yīng)對(duì)這樣一種攻擊情況芯片攻擊者根據(jù)分析芯片I的結(jié)果直接推斷出芯片2的情況，直接進(jìn)一步攻擊。[0030]3、布線采用規(guī)則走線，布線規(guī)律容易分析。為了解決上述問題，本實(shí)用新型提供了一種芯片物理完整性探測(cè)裝置和系統(tǒng)。下文中將結(jié)合附圖對(duì)本實(shí)用新型的實(shí)施例進(jìn)行詳細(xì)說明。需要說明的是，在不沖突的情況下，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征可以相互任意組合。首先結(jié)合附圖，對(duì)本實(shí)用新型的實(shí)施例一進(jìn)行說明。本實(shí)用新型(頂層覆蓋檢測(cè))涉及對(duì)芯片采取一定的物理保護(hù)，增強(qiáng)芯片抵抗物理攻擊的能力，特別是在芯片的完整性受到破壞時(shí)(比如FIB、探針、去層)能夠探測(cè)到，并發(fā)出報(bào)警信息，供芯片采取相應(yīng)措施(比如停止工作、清除存儲(chǔ)器等動(dòng)作)。現(xiàn)有覆蓋技術(shù)多采用靜態(tài)檢測(cè)，比較容易實(shí)施攻擊，而且現(xiàn)有覆蓋多采用簡(jiǎn)單的均勻布線技術(shù)，也比較容易實(shí)施針對(duì)布線的攻擊。本實(shí)用新型提供的芯片物理完整性探測(cè)裝置和系統(tǒng)針對(duì)這些問題做了重大改進(jìn)，采用新的技術(shù)，包括一采用主動(dòng)防御，二、是檢測(cè)線分布無序化。本實(shí)用新型提供的芯片物理完整性探測(cè)裝置，其結(jié)構(gòu)如圖2所示，包括 至少一個(gè)受控開關(guān)201，每個(gè)受控開關(guān)201對(duì)應(yīng)有一個(gè)或多個(gè)探測(cè)器202，所述探測(cè)器202和其對(duì)應(yīng)的受控開關(guān)201通過覆蓋在芯片表面的金屬完整性檢測(cè)線網(wǎng)相連接；所述受控開關(guān)201經(jīng)由數(shù)據(jù)寫入端接收外部測(cè)試信號(hào)，將所述外部測(cè)試信號(hào)通過所述金屬完整性檢測(cè)線網(wǎng)發(fā)送至該受控開關(guān)201對(duì)應(yīng)的探測(cè)器202 ；所述探測(cè)器202接收其對(duì)應(yīng)的受控開關(guān)201經(jīng)由所述金屬完整性檢測(cè)線網(wǎng)發(fā)送的信號(hào)，并將所述信號(hào)經(jīng)由數(shù)據(jù)輸出端輸出。優(yōu)選的，所述受控開關(guān)201為緩沖器(buffer)，該受控開關(guān)201對(duì)應(yīng)的探測(cè)器為反相器(inverter);或，所述受控開關(guān)201為buffer，該受控開關(guān)201對(duì)應(yīng)的探測(cè)器為buffer ;或，所述受控開關(guān)201為inverter,該受控開關(guān)201對(duì)應(yīng)的探測(cè)器為buffer。優(yōu)選的，所述金屬完整性檢測(cè)線網(wǎng)覆蓋于芯片部分或全部表面，所述芯片表面包括芯片頂面、芯片內(nèi)金屬布線間隙和芯片側(cè)邊。優(yōu)選的，所述金屬完整性檢測(cè)線網(wǎng)為單層線路平鋪；或，所述金屬完整性檢測(cè)線網(wǎng)為多層線路堆疊，不同層線路之間成任意度數(shù)夾角。優(yōu)選的，所述金屬完整性檢測(cè)線網(wǎng)包括連接于一受控開關(guān)201和一該受控開關(guān)201對(duì)應(yīng)的探測(cè)器202的線路，每條線路線寬2um 3um，相鄰的兩條線路或同一條線路平行相鄰的兩條線路段之間的間距為Ium 2um。在具體探測(cè)時(shí)，各條線路上的外部探測(cè)信號(hào)互相獨(dú)立，不同的線路上可能接收到不同的外部探測(cè)信號(hào)。優(yōu)選的，所述受控開關(guān)201和探測(cè)器202均具體為可控CMOS器件，或集成電路開發(fā)受控器件。
以下結(jié)合附圖，對(duì)本實(shí)用新型提供的一種芯片物理完整性探測(cè)系統(tǒng)進(jìn)行說明。本實(shí)用新型提供了一種芯片物理完整性探測(cè)系統(tǒng)，其結(jié)構(gòu)如圖3所示，包括狀態(tài)檢測(cè)控制單元301和至少一個(gè)如本實(shí)用新型的實(shí)施例一所述的芯片物理完整性探測(cè)裝置302，所述狀態(tài)檢測(cè)控制單元301 —端與所述芯片物理完整性探測(cè)裝置302的數(shù)據(jù)寫入端相連，所述狀態(tài)檢測(cè)控制單元301的另一端與所述芯片物理完整性裝置302的數(shù)據(jù)輸出端相連；所述狀態(tài)檢測(cè)控制單元301通過所述數(shù)據(jù)寫入端向所述芯片物理完整性探測(cè)裝置302寫入測(cè)試信號(hào)，通過所述芯片物理完整性裝置302的數(shù)據(jù)輸出端讀取該芯片物理完整性裝置301輸出的信號(hào)。優(yōu)選的，在所述芯片物理完整性探測(cè)系統(tǒng)包括兩個(gè)或兩個(gè)以上所述芯片物理完整性探測(cè)裝置302時(shí)，各芯片物理完整性探測(cè)裝置302的金屬完整性檢測(cè)線網(wǎng)覆蓋所述芯片表面的部分或全部位置。優(yōu)選的，所述狀態(tài)檢測(cè)控制單元301為中央處理器(CPU)或DSP或協(xié)處理器或數(shù)字電路邏輯模塊或模擬電路模擬模塊。
以下結(jié)合附圖，對(duì)本實(shí)用新型的實(shí)施例三進(jìn)行說明。本實(shí)用新型實(shí)施例提供的技術(shù)方案用于集成電路芯片的設(shè)計(jì)中，對(duì)集成電路芯片表面的區(qū)域進(jìn)行保護(hù)(除了需要對(duì)外引線的焊盤區(qū)域之外)，防止非法用戶使用破壞性攻擊手段以獲取芯片重要數(shù)據(jù)。狀態(tài)檢測(cè)控制單元(這里以中央處理器(CPU)為例)通過掃描金屬完整性檢測(cè)單元(MIU)獲知芯片表面是否完整，是否受到破壞，并根據(jù)預(yù)先制定的響應(yīng)策略執(zhí)行不同的安全保護(hù)措施。 本實(shí)用新型實(shí)施例采用動(dòng)態(tài)探測(cè)，檢測(cè)狀態(tài)受狀態(tài)檢測(cè)控制單元(這里以CPU為例描述)的輸入控制，電平能夠動(dòng)態(tài)調(diào)整，隨時(shí)變化，根據(jù)需要更新，可以實(shí)時(shí)變化檢測(cè)頻率，并根據(jù)檢測(cè)結(jié)果判斷被攻擊的位置，攻擊者不能把檢測(cè)信號(hào)破壞或繞過。本實(shí)用新型實(shí)施例檢測(cè)受軟件控制，檢測(cè)靈活，不僅可以做到不同芯片不同，而且可以做到同一枚芯片不同時(shí)刻、不同應(yīng)用采用不同的檢測(cè)方法，甚至同一款芯片都可以通過更新軟件實(shí)現(xiàn)檢測(cè)方案的更新。本實(shí)用新型實(shí)施例采用不規(guī)則走線,給FIB、probe等物理攻擊必須的定位帶來很大難度。本實(shí)用新型實(shí)施例提供了一種由受控開關(guān)(Metal Integrality Switchl,以下簡(jiǎn)稱為MIS1)、探測(cè)器(Metal Integrality Sensor,以下簡(jiǎn)稱為MIS2)加金屬完整性檢測(cè)線網(wǎng)(MIN-Metal Integrality Net)組成的芯片物理完整性探測(cè)結(jié)構(gòu)(Metal IntegralityUnite,以下簡(jiǎn)稱為MIU，相當(dāng)于前述的芯片物理完整性探測(cè)裝置)。MIS1/MIS2屬于檢測(cè)單元，受狀態(tài)測(cè)控制單元(或CPU)控制，MIN屬于探測(cè)線網(wǎng)，覆蓋在芯片表面一定區(qū)域，MIS1、MIS2通過MIN實(shí)現(xiàn)物理連接，一個(gè)MISl和一個(gè)MIS2之間設(shè)有一根探測(cè)線，但同一 MISl可能同時(shí)與多個(gè)MIS2之間存在連接關(guān)系，同樣的，同一 MIS2亦可以同時(shí)與多個(gè)MISl之間存在連接關(guān)系。MIS1/MIS2/MIN —起構(gòu)成一個(gè)完整的探測(cè)結(jié)構(gòu)(MIU)。此結(jié)構(gòu)工作原理為狀態(tài)檢測(cè)控制單元(或CPU)先向MISl寫控制字，即設(shè)置其狀態(tài)，然后再讀取MIS2狀態(tài)。在一次檢測(cè)過程當(dāng)中，MISl保持狀態(tài)不變，MIS2讀取MISl的狀態(tài)，只要線網(wǎng)正常，就可以正確讀出，且讀出的結(jié)果與寫入的控制字一致，類似于寫入讀出RAM，如果線網(wǎng)異常，讀出的結(jié)果與寫入的控制字就會(huì)不一致，MIS2不存儲(chǔ)狀態(tài)。通過比較MIS2與MISl之間的邏輯關(guān)系是否變化來判斷MIN是否完整。比如MISl為buffer，MIS2為buffer，則輸出與輸入應(yīng)相同，如果MISl為inverter (反向器)，MIS2為buffer，則輸出與輸入應(yīng)反向。本實(shí)用新型實(shí)施例中MIS1，MIS2，MIN的配置具有充分的靈活性。包括I :MIS1與MIS2的邏輯關(guān)系可配，比如某個(gè)MIU中為同相，某個(gè)MIU中為反相。2 =MISl與MIS2的數(shù)量可配，比如一個(gè)MISl配一個(gè)MIS2，或一個(gè)MISl配兩個(gè)MIS2。[0059]3 :MIU保護(hù)區(qū)域大小可配，MIU數(shù)量可以根據(jù)芯片面積大小，安全級(jí)別選取。一般會(huì)根據(jù)芯片整體需要?jiǎng)澐?。通常敏感電路?huì)給予更多考慮)4 =MIU的檢測(cè)由CPU(軟件)控制。檢測(cè)策略(包括出現(xiàn)異常時(shí)應(yīng)對(duì)策略)由程序開發(fā)人員根據(jù)應(yīng)用確定。MIS1/MIS2/MIN關(guān)系如圖4所示，MIS1/MIS2/MIN工作原理如圖5所示，在shield(MIN)完整的情況下，檢測(cè)結(jié)果正常。在shield(MIN)被破壞的情況下，檢測(cè)結(jié)果異常的示意圖如圖6所示。MIS1、MIS2采用特殊邏輯單元，根據(jù)邏輯功能需要設(shè)計(jì)，完成上述原理當(dāng)中要求的邏輯功能。比如MISl采用專用驅(qū)動(dòng)單元，MIS2采用專用接收單元。此類單元設(shè)計(jì)外形上與芯片中其它電路使用單元一致，芯片中會(huì)有很多同樣單元，這種設(shè)計(jì)有如下顯著優(yōu)點(diǎn)I、靜態(tài)、動(dòng)態(tài)耗電都比較小，應(yīng)用數(shù)量基本不受限制； 2、面積小，極大節(jié)省芯片面積，經(jīng)濟(jì)性好；3、直接，設(shè)計(jì)簡(jiǎn)單、靈活，輸入與輸出邏輯關(guān)系可以根據(jù)需要靈活設(shè)計(jì)。圖7中給出了 2種MIS1、2種MIS2和它們之間連接關(guān)系的3種組合，實(shí)際設(shè)計(jì)可以有更多選擇。為了保護(hù)整個(gè)芯片，或者說芯片的任何部分受到破壞都應(yīng)該檢測(cè)到，使用一個(gè)或多個(gè)MIN鋪滿整個(gè)芯片(PAD除外)，不同的MIN分屬于不同的MIU’每個(gè)局部的MIN設(shè)計(jì)可以不同，以增加物理攻擊者分析難度，不同MIN可以發(fā)生或部分的重疊。MIN設(shè)計(jì)成探測(cè)線路形狀，在芯片表面平鋪，來回折返最終鋪滿整個(gè)芯片。優(yōu)選的，為了有效的對(duì)芯片形成保護(hù)，MIN的設(shè)計(jì)具有如下特征I、MIN放置在頂層；集成電路內(nèi)部信號(hào)連接靠金屬線，由于連接復(fù)雜，現(xiàn)在芯片通常都需要4層金屬以上布線。層與層之間靠絕緣層隔離。一般情況下，MIN也可以放置在其它層，或在多個(gè)不同層上覆蓋MIN得到的組合。較優(yōu)選的方法是將MIN放置在頂層。如果存在多層MIN，亦可以將多層MIN的層層之間設(shè)計(jì)成不同角度的交叉多層或單層，例如第一層與水平夾角0度，第二層與水平夾角90度；或三層的交叉第一層0度，第二層120度，第三次60度，或單層金屬線設(shè)計(jì)時(shí)，采用0度或30度，或45度或60度，90度等任意角度。2、MIN設(shè)計(jì)為細(xì)密探測(cè)線路，線寬為2um到3um之間的任意數(shù)(含邊界)，線間距為Ium至2um之間的任意數(shù)(含邊界)。這樣，探測(cè)線路形狀、長(zhǎng)度相似，基本等間距，在顯微鏡下觀察特征相同，難以識(shí)別；同時(shí)，探測(cè)線路間距并不完全相同，在顯微鏡下測(cè)量困難。3、探測(cè)線路的排列關(guān)系經(jīng)過調(diào)整，不完全一致，如間距不同，線路走向不同等，線路平鋪時(shí)的線型不同(直線或曲線)，為尋找布線規(guī)律增加難度。需要說明的是，在芯片的多層結(jié)構(gòu)中，MIN中探測(cè)線路的走向更是多樣，上述對(duì)探測(cè)線路排列關(guān)系的舉例描述只是多種實(shí)現(xiàn)方式中的有限幾種，本發(fā)明實(shí)施例對(duì)探測(cè)線程排列分布的具體形式不作單一限定，凡滿足不一致、多變排列的探測(cè)線路排列方式均在本發(fā)明實(shí)施例所涵蓋的范圍中。多個(gè)MIU可以構(gòu)成一芯片物理完整性探測(cè)系統(tǒng)，針對(duì)芯片可以根據(jù)大小、安全級(jí)別要求不同的情況，為同一芯片配置數(shù)量不同的MIU單元。每個(gè)MIU單元結(jié)構(gòu)可以不同(包含不同的MIS1/MIS2)，保護(hù)區(qū)域可以不同，訪問策略可以不同(比如對(duì)于重點(diǎn)區(qū)域，可以反復(fù)查看其狀態(tài)，非重點(diǎn)區(qū)域可以只在芯片啟動(dòng)時(shí)查看其狀態(tài))。為了方便控制，通?？梢詫?shù)個(gè)MIU配置成一組(group)，每組MIU保護(hù)芯片某一特定的區(qū)域，這樣只需要若干組這樣的結(jié)構(gòu)即可完成芯片全部表面的覆蓋。例如，DMT銀行卡芯片DTT4C09A6中放置了 64個(gè)MIU單元，這64個(gè)MIU單元被分成了 8組，每組8個(gè)。在多個(gè)Group共同覆蓋探測(cè)同一芯片的方案中，每個(gè)Group包含一組MIU,芯片中g(shù)roup數(shù)量，每個(gè)group包含MIU的數(shù)量都可以隨意配置，每個(gè)MIU中MIS1/MIS2關(guān)系、位置可以隨意配置，每個(gè)MIU中MIN大小(即保護(hù)區(qū)域)、形狀、結(jié)構(gòu)可以不同，檢測(cè)時(shí)狀態(tài)檢測(cè)控制單元(或CPU)對(duì)MIU的查詢受軟件控制，但是通常以組(group)為單位對(duì)這些MIU進(jìn)行輪詢。輪詢過程發(fā)現(xiàn)《幾_1反映異常，可以通過選擇信號(hào)定位異常位置，也可以結(jié)合MIU相鄰信號(hào)線的反映狀態(tài)來確定異常反映的類型(被斷開還是被短接)。CPU何時(shí)輪詢以及如何輪詢，由程序開發(fā)人員根據(jù)應(yīng)用需要確定。圖8為狀態(tài)檢測(cè)控制單元(或CPU)輪詢?cè)淼氖疽鈭D。本實(shí)用新型的實(shí)施例提供了一種芯片物理完整性探測(cè)裝置和系統(tǒng)，由狀態(tài)檢測(cè)控 制單元控制至少一個(gè)芯片物理完整性探測(cè)裝置，所述狀態(tài)檢測(cè)控制單元一端與所述芯片物理完整性探測(cè)裝置的數(shù)據(jù)寫入端相連，所述狀態(tài)檢測(cè)控制單元的另一端與所述芯片物理完整性裝置的數(shù)據(jù)輸出端相連，所述狀態(tài)檢測(cè)控制單元通過所述數(shù)據(jù)寫入端向所述芯片物理完整性探測(cè)裝置寫入測(cè)試信號(hào)，通過所述芯片物理完整性裝置的數(shù)據(jù)輸出端讀取該芯片物理完整性裝置輸出的信號(hào)，在系統(tǒng)中存在兩個(gè)或兩個(gè)以上所述芯片物理完整性探測(cè)裝置時(shí)，各芯片物理完整性探測(cè)裝置的金屬完整性檢測(cè)線網(wǎng)覆蓋所述芯片表面的部分或全部位置，實(shí)現(xiàn)了同一芯片上多個(gè)不同金屬完整性檢測(cè)線網(wǎng)覆蓋檢測(cè)的機(jī)制，解決了現(xiàn)有芯片保護(hù)技術(shù)不能滿足芯片安全性能要求的問題。將同一芯片上的布設(shè)多個(gè)金屬完整性檢測(cè)線網(wǎng)，且對(duì)不同的線網(wǎng)獨(dú)立進(jìn)行外部測(cè)試信號(hào)的發(fā)送和檢測(cè)，實(shí)現(xiàn)了對(duì)芯片物理完整性的主動(dòng)探測(cè)，通過探測(cè)同一 MIN中線路兩端變化前后的狀態(tài)是否一致來確定是否收到攻擊，檢測(cè)狀態(tài)受狀態(tài)檢測(cè)控制單元(或CPU)控制，根據(jù)需要更新，可以實(shí)時(shí)變化檢測(cè)的電平和檢測(cè)的頻率，并根據(jù)檢測(cè)結(jié)果判斷被攻擊的位置，攻擊者不能探測(cè)到芯片內(nèi)部的檢測(cè)機(jī)制和電平變化規(guī)律，因此檢測(cè)信號(hào)無法被破壞或繞過。使用本發(fā)明的實(shí)施例提供的芯片物理完整性探測(cè)裝置，可以為不同的芯片定制不同的探測(cè)方案，而且可以進(jìn)一步細(xì)化探測(cè)粒度，對(duì)同一枚芯片不同時(shí)刻、不同位置采用不同的檢測(cè)策略(如向線路發(fā)出的外部測(cè)試信號(hào)電平等)。任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本實(shí)用新型揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍之內(nèi)。因此，本實(shí)用新型的保護(hù)范圍應(yīng)以權(quán)利要求所述的保護(hù)范圍為準(zhǔn)。
權(quán)利要求1.一種芯片物理完整性探測(cè)裝置，其特征在于，包括至少一個(gè)受控開關(guān)，每個(gè)受控開關(guān)對(duì)應(yīng)有一個(gè)或多個(gè)探測(cè)器，所述探測(cè)器和其對(duì)應(yīng)的受控開關(guān)通過覆蓋在芯片表面的金屬完整性檢測(cè)線網(wǎng)相連接； 所述受控開關(guān)經(jīng)由數(shù)據(jù)寫入端接收外部測(cè)試信號(hào)，將所述外部測(cè)試信號(hào)通過所述金屬完整性檢測(cè)線網(wǎng)發(fā)送至該受控開關(guān)對(duì)應(yīng)的探測(cè)器； 所述探測(cè)器接收其對(duì)應(yīng)的受控開關(guān)經(jīng)由所述金屬完整性檢測(cè)線網(wǎng)發(fā)送的信號(hào)，并將所述信號(hào)經(jīng)由數(shù)據(jù)輸出端輸出。
2.根據(jù)權(quán)利要求I所述的芯片物理完整性探測(cè)裝置，其特征在于，所述外部測(cè)試信號(hào)具體為寫入所述受控開關(guān)的控制字。
3.根據(jù)權(quán)利要求I所述的芯片物理完整性探測(cè)裝置，其特征在于，所述受控開關(guān)為緩沖器(buffer)，該受控開關(guān)對(duì)應(yīng)的探測(cè)器為反相器(inverter);或，所述受控開關(guān)為緩沖器(buffer)，該受控開關(guān)對(duì)應(yīng)的探測(cè)器為反相器(buffer);或，所述受控開關(guān)為反相器(inverter),該受控開關(guān)對(duì)應(yīng)的探測(cè)器為緩沖器(buffer)。
4.根據(jù)權(quán)利要求I所述的芯片物理完整性探測(cè)裝置，其特征在于，所述金屬完整性檢測(cè)線網(wǎng)覆蓋于芯片部分或全部表面，所述芯片表面包括芯片頂面、芯片內(nèi)金屬布線間隙和芯片側(cè)邊。
5.根據(jù)權(quán)利要求4所述的芯片物理完整性探測(cè)裝置，其特征在于， 所述金屬完整性檢測(cè)線網(wǎng)為單層線路平鋪；或， 所述金屬完整性檢測(cè)線網(wǎng)為多層線路堆疊，不同層線路之間成任意度數(shù)夾角。
6.根據(jù)權(quán)利要求I所述的芯片物理完整性探測(cè)裝置，其特征在于，所述金屬完整性檢測(cè)線網(wǎng)包括連接于一受控開關(guān)和一該受控開關(guān)對(duì)應(yīng)的探測(cè)器的線路，每條線路線寬2um 3um，相鄰的兩條線路或同一條線路平行相鄰的兩條線路段之間的間距為Ium 2um。
7.根據(jù)權(quán)利要求I所述的芯片物理完整性探測(cè)裝置，其特征在于，所述受控開關(guān)和探測(cè)器均具體為可控互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件，或集成電路開發(fā)受控器件。
8.一種芯片物理完整性探測(cè)系統(tǒng)，其特征在于，包括狀態(tài)檢測(cè)控制單元和至少一個(gè)權(quán)利要求I至7所述的芯片物理完整性探測(cè)裝置，所述狀態(tài)檢測(cè)控制單元一端與所述芯片物理完整性探測(cè)裝置的數(shù)據(jù)寫入端相連，所述狀態(tài)檢測(cè)控制單元的另一端與所述芯片物理完整性裝置的數(shù)據(jù)輸出端相連； 所述狀態(tài)檢測(cè)控制單元通過所述數(shù)據(jù)寫入端向所述芯片物理完整性探測(cè)裝置寫入測(cè)試信號(hào)，通過所述芯片物理完整性裝置的數(shù)據(jù)輸出端讀取該芯片物理完整性裝置輸出的信號(hào)。
9.根據(jù)權(quán)利要求8所述的芯片物理完整性探測(cè)系統(tǒng)，其特征在于，在所述芯片物理完整性探測(cè)系統(tǒng)包括兩個(gè)或兩個(gè)以上所述芯片物理完整性探測(cè)裝置時(shí)，各芯片物理完整性探測(cè)裝置的金屬完整性檢測(cè)線網(wǎng)覆蓋所述芯片表面的部分或全部位置。
10.根據(jù)權(quán)利要求8所述的芯片物理完整性探測(cè)系統(tǒng)，其特征在于，所述狀態(tài)檢測(cè)控制單元為中央處理器(CPU)或數(shù)字信號(hào)處理器(DSP)或協(xié)處理器或數(shù)字電路邏輯模塊或模擬電路模擬模塊。
專利摘要本實(shí)用新型提供了一種芯片物理完整性探測(cè)裝置和系統(tǒng)。涉及集成電路的安全防護(hù)技術(shù)；解決了現(xiàn)有芯片保護(hù)技術(shù)不能滿足芯片安全性能要求的問題。該裝置包括至少一個(gè)受控開關(guān)，每個(gè)受控開關(guān)對(duì)應(yīng)有一個(gè)或多個(gè)探測(cè)器，所述探測(cè)器和其對(duì)應(yīng)的受控開關(guān)通過覆蓋在芯片表面的金屬完整性檢測(cè)線網(wǎng)相連接；所述受控開關(guān)經(jīng)由數(shù)據(jù)寫入端接收外部測(cè)試信號(hào)，將所述外部測(cè)試信號(hào)通過所述金屬完整性檢測(cè)線網(wǎng)發(fā)送至該受控開關(guān)對(duì)應(yīng)的探測(cè)器；所述探測(cè)器接收其對(duì)應(yīng)的受控開關(guān)經(jīng)由所述金屬完整性檢測(cè)線網(wǎng)發(fā)送的信號(hào)，并將所述信號(hào)經(jīng)由數(shù)據(jù)輸出端輸出。本實(shí)用新型提供的技術(shù)方案適用于集成電路芯片，實(shí)現(xiàn)了高可靠性的芯片物理完整性檢測(cè)機(jī)制。
文檔編號(hào)G01R31/28GK202512206SQ20112045708
公開日2012年10月31日 申請(qǐng)日期2011年11月17日 優(yōu)先權(quán)日2011年11月17日
發(fā)明者孫東昱, 朱磊, 陳百順 申請(qǐng)人:大唐微電子技術(shù)有限公司