專利名稱：電路延時時間測量裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及模擬與數(shù)字電路領(lǐng)域，尤其涉及一種電路延時時間測量裝置。
背景技術(shù)：
延遲時間是電子器件本身或布線的物理特性。信號通過任意一個電路、電子器件或布線等時，都會產(chǎn)生延遲時間。例如在一邏輯電路中，當輸入端在零秒時開始產(chǎn)生一高電平，而輸出端可能是過了 200毫秒才有對應(yīng)的高電平或者低電平發(fā)生。在此情況下，認為該 邏輯電路的延遲時間是200毫秒。上述的延遲時間在實際應(yīng)用中是不能夠被忽視的，一個信號在經(jīng)過多個電路處理后，延遲時間會被代數(shù)疊加，最終可能會產(chǎn)生數(shù)秒的延遲時間，這會導(dǎo)致整個系統(tǒng)的信號時序嚴重不同步。因此在集成電路設(shè)計中，必須要準確測量得出各電子器件、電路或布線等的延遲時間，為系統(tǒng)的設(shè)計者提供精確的參考?，F(xiàn)有技術(shù)中測量延遲時間裝置的缺點在于結(jié)構(gòu)復(fù)雜、準確度比較低，且電路面積較大。

實用新型內(nèi)容本實用新型所要解決的技術(shù)問題是，提供一種簡單準確且面積較小的電路延時時間測量裝置。為了解決上述問題，本實用新型提供了一種電路延時時間測量裝置，包括一信號發(fā)生器和一信號接收器；所述信號發(fā)生器包括第一輸出端和第二輸出端，所述信號接收器包括第一輸入端和第二輸入端以及一時序比較器；所述信號發(fā)生器的第一輸出端米用第一導(dǎo)線連接待測電路的輸入端，待測電路的輸出端采用第二導(dǎo)線連接至信號接收器的第一輸入端，所述信號發(fā)生器的第二輸出端采用第三導(dǎo)線直接電學連接至信號接收器的第二輸入端；所述時序比較器的兩輸入端分別電學連接至信號接收器的第一輸入端和第二輸入端，對兩輸入信號的時序進行比較后輸出一比較結(jié)果?？蛇x的，所述第一、第二和第三導(dǎo)線由相同的材料構(gòu)成并具有相同的橫截面積，且所述第一導(dǎo)線和第二導(dǎo)線的長度之和等于第三導(dǎo)線的長度?？蛇x的，所述信號發(fā)生器包括一上升沿觸發(fā)的D觸發(fā)器，所述信號發(fā)生器的第一輸出端和第二輸出端共同電學連接至D觸發(fā)器的輸出端?？蛇x的，所述信號接收器的時序比較器進一步是一異或運算器，所述異或運算器的兩輸入端分別電學連接至信號接收器的第一輸入端和第二輸入端。本實用新型的優(yōu)點在于簡單準確，所用電子元件比較少，且占用集成電路的面積比較小。

附圖I是本實用新型具體實施方式
的裝置結(jié)構(gòu)示意圖。[0012]附圖2是附圖I所示裝置的一種電路圖。附圖3是附圖2所示電路的時序圖。
具體實施方式
以下結(jié)合附圖對本實用新型提供的電路延時時間測量裝置的具體實施方式
做詳細說明。附圖I是本具體實施方式
的裝置結(jié)構(gòu)示意圖，包括信號發(fā)生器10和信號接收器20。所述信號發(fā)生器10包括第一輸出端11和第二輸出端12,所述信號接收器20包括第一輸入端21和第二輸入端22以及一時序比較器23。所述信號發(fā)生器10的第一輸出端11采用第一導(dǎo)線41連接待測電路30的輸入 端，待測電路30的輸出端采用第二導(dǎo)線42連接至信號接收器20的第一輸入端21，所述信號發(fā)生器10的第二輸出端12采用第三導(dǎo)線43直接電學連接至信號接收器20的第二輸入端22。所述時序比較器23的兩輸入端分別電學連接至信號接收器20的第一輸入端21和第二輸入端22，對兩輸入信號的時序進行比較后輸出一比較結(jié)果。采用上述裝置進行測試的基本原理如下信號發(fā)生器10的第一輸出端11和第二輸出端12同時發(fā)出一測試信號，例如是一低電平向高電平轉(zhuǎn)化的上升沿信號，或者是高電平向低電平轉(zhuǎn)化的的下降沿信號；從第一輸出端11輸出的該信號經(jīng)過第一導(dǎo)線41、待測電路30和第二導(dǎo)線42進入第一輸入端21 ;從第二輸出端12輸出的該信號直接通過第三導(dǎo)線43進入第二輸入端22 ;時序比較器23計算第一輸入端21和第二輸入端22的信號時序差，該差值即為待測電路30的延時時間。為了進一步保證測試精度，優(yōu)選第一導(dǎo)線41、第二導(dǎo)線42和第三導(dǎo)線43由相同的材料構(gòu)成并具有相同的橫截面積，且所述第一導(dǎo)線41和第二導(dǎo)線42的長度之和等于第三導(dǎo)線43的長度，并且導(dǎo)線的長度越小越好。以上可以保證兩路信號在傳輸路徑上的寄生電阻和寄生電容是相等的，尤其對于待測電路30為高頻電路等情況有明顯的改善作用。附圖2是附圖I所示裝置的一種電路圖。所述信號發(fā)生器10包括了上升沿觸發(fā)的D觸發(fā)器100，所述信號發(fā)生器10的第一輸出端11和第二輸出端12共同電學連接至D觸發(fā)器100的輸出端。所述信號接收器20的時序比較器23進一步是異或運算器200，所述異或運算器200的兩輸入端分別電學連接至信號接收器20的第一輸入端21和第二輸入端22。附圖3是附圖2所示電路的時序圖。參考附圖2和附圖3，在測試時需要提供輸入信號和脈沖時鐘信號給上升沿觸發(fā)的D觸發(fā)器100。上升沿觸發(fā)的D觸發(fā)器100的邏輯是只有在輸入信號為高電平，且脈沖時鐘信號為上升沿的時刻，輸出信號從低電平跳變?yōu)楦唠娖?。如果輸入信號為低電平，則無論脈沖時鐘信號為何，輸出信號始終為低電平。故輸入信號可以看作是整個測量裝置的開啟信號，而脈沖時鐘信號可以看作是一個測試源信號。D觸發(fā)器100的輸出信號經(jīng)過待測電路30之后，就會產(chǎn)生延遲時間，延遲后的信號被稱之為延遲信號，輸出信號和延遲信號之間兩個上升沿的時間差A(yù)t就是待測電路的延遲時間。[0024]輸出信號通過第二輸入端22，延遲信號通過第一輸入端21被輸入異或運算器200，且輸入信號先于延遲信號到達異或運算器200。異或運算器200的邏輯是當兩個輸入端之一是高電平的情況下，才輸出高電平，而對于兩輸入端均為高電平或低電平情況，異或運算器20 0均輸出低電平。故當輸出信號的上升沿到達異或運算器200之前，異或運算器200輸出低電平；當輸出信號上升沿先行到達異或運算器200而延遲信號上升沿尚未到達時，異或運算器200轉(zhuǎn)而輸出高電平；當延遲信號上升沿到達異或運算器200之后，異或運算器200又輸出低電平。故異或運算器200輸出的方波脈沖的寬度，即為待測電路的延遲時間At。以上所述僅是本實用新型的優(yōu)選實施方式，應(yīng)當指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本實用新型原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本實用新型的保護范圍。
權(quán)利要求1.一種電路延時時間測量裝置，其特征在于，包括一信號發(fā)生器和一信號接收器；所述信號發(fā)生器包括第一輸出端和第二輸出端，所述信號接收器包括第一輸入端和第二輸入端以及ー時序比較器；所述信號發(fā)生器的第一輸出端采用第一導(dǎo)線連接待測電路的輸入端，待測電路的輸出端采用第二導(dǎo)線連接至信號接收器的第一輸入端，所述信號發(fā)生器的第二輸出端采用第三導(dǎo)線直接電學連接至信號接收器的第二輸入端；所述時序比較器的兩輸入端分別電學連接至信號接收器的第一輸入端和第二輸入端，對兩輸入信號的時序進行比較后輸出ー比較結(jié)果。
2.根據(jù)權(quán)利要求I所述的電路延時時間測量裝置，其特征在于，所述第一、第二和第三導(dǎo)線由相同的材料構(gòu)成并具有相同的橫截面積，且所述第一導(dǎo)線和第二導(dǎo)線的長度之和等于第三導(dǎo)線的長度。
3.根據(jù)權(quán)利要求I所述的電路延時時間測量裝置，其特征在于，所述信號發(fā)生器包括一上升沿觸發(fā)的D觸發(fā)器，所述信號發(fā)生器的第一輸出端和第二輸出端共同電學·連接至D觸發(fā)器的輸出端。
4.根據(jù)權(quán)利要求I所述的電路延時時間測量裝置，其特征在于，所述信號接收器的時序比較器進一歩是ー異或運算器，所述異或運算器的兩輸入端分別電學連接至信號接收器的第一輸入端和第二輸入端。
專利摘要本實用新型涉及模擬與數(shù)字電路領(lǐng)域，尤其涉及一種電路延時時間測量裝置，包括一信號發(fā)生器和一信號接收器；所述信號發(fā)生器包括第一輸出端和第二輸出端，所述信號接收器包括第一輸入端和第二輸入端以及一時序比較器；所述信號發(fā)生器的第一輸出端采用第一導(dǎo)線連接待測電路的輸入端，待測電路的輸出端采用第二導(dǎo)線連接至信號接收器的第一輸入端，所述信號發(fā)生器的第二輸出端采用第三導(dǎo)線直接電學連接至信號接收器的第二輸入端；所述時序比較器的兩輸入端分別電學連接至信號接收器的第一輸入端和第二輸入端，對兩輸入信號的時序進行比較后輸出一比較結(jié)果。
文檔編號G01R31/28GK202421440SQ20112054029
公開日2012年9月5日 申請日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者崔建偉 申請人:上海晨興希姆通電子科技有限公司