專利名稱：具有欠壓檢測電路的數(shù)據(jù)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本公開總體上涉及電路，更具體而言，涉及具有欠壓檢測電路的數(shù)據(jù)處理系統(tǒng)。
背景技術(shù)：
—些數(shù)據(jù)處理系統(tǒng)包括低功率或待機(jī)模式，其中在一定時(shí)間內(nèi)從系統(tǒng)的大部分撤掉電力，以減小功耗。常常希望對于系統(tǒng)的一小部分，例如靜態(tài)隨機(jī)存取存儲器(SRAM)，維持電源電壓，以保持某些關(guān)鍵存儲內(nèi)容。不過，SRAM需要指定的最低數(shù)據(jù)保持電壓來防止數(shù)據(jù)丟失。低功率模式期間提供給SRAM的電源電壓可能變得對于可靠的數(shù)據(jù)保持而言過低。此外，可能在任何時(shí)候，并且可能由于各種原因，發(fā)生電源電壓的下降。在對于系統(tǒng)SRAM的電源電壓下降到最低數(shù)據(jù)保持電壓之下時(shí)，將可能被破壞的數(shù)據(jù)通知系統(tǒng)是重要的。、
欠壓檢測器(toown-out detector)被用于監(jiān)視電源電壓并在監(jiān)視的電壓下降到預(yù)定電壓之下時(shí)提供警報(bào)。然后系統(tǒng)能夠采取校正動作。當(dāng)前的欠壓檢測器相對不精確，因此需要相對高的電壓來確保正確的系統(tǒng)操作。隨著改善生產(chǎn)工藝能夠使用累進(jìn)更低的電源電壓，欠壓檢測器的精確度變得更加重要。因此，需要一種解決以上問題的欠壓檢測器。

發(fā)明內(nèi)容
根據(jù)本公開的一個(gè)方面，提供了一種欠壓檢測電路，包括第一電阻性元件，其具有第一端子以及第二端子，該第一端子耦接到第一電源電壓端子；第一導(dǎo)電類型的第一晶體管，其具有耦接到所述第一電阻性元件的第二端子的第一電流電極、控制電極、和第二電流電極；第二導(dǎo)電類型的第二晶體管，其具有耦接到第一晶體管的第二電流電極的第一電流電極、控制電極、以及耦接到第二電源電壓端子的第二電流電極；以及比較器，其具有耦接到所述第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及用于提供欠壓檢測信號的輸出端子。根據(jù)本公開的另一方面，提供了一種數(shù)據(jù)處理系統(tǒng)，包括處理器；耦接到所述處理器的存儲器，所述存儲器包括多個(gè)存儲器單元，所述多個(gè)存儲器單元中的每一個(gè)都耦接到第一電源電壓端子和第二電源電壓端子，每個(gè)存儲器單元都具有耦接到數(shù)據(jù)存儲節(jié)點(diǎn)的上拉晶體管和下拉晶體管；以及欠壓檢測電路，包括第一電阻性元件，其具有耦接到所述第一電源電壓端子的第一端子、以及第二端子；P溝道晶體管，其具有耦接到所述第一電阻性元件的第二端子的源極、耦接到所述第二電源電壓端子的柵極、以及漏極，其中所述P溝道晶體管用于模擬所述存儲器的存儲器單元的上拉晶體管的特性；N溝道晶體管，其具有耦接到所述P溝道晶體管的漏極的漏極、耦接到所述第一電源電壓端子的柵極、以及耦接到所述第二電源電壓端子的源極，其中所述N溝道晶體管用于模擬所述存儲器單元的下拉晶體管的特性；以及比較器，其具有耦接到所述第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及輸出端子，用于響應(yīng)于檢測到提供給所述第一電源電壓端子和第二電源電壓端子的電源電壓低于預(yù)定電壓而提供欠壓檢測信號。根據(jù)本公開的又一方面，提供了一種數(shù)據(jù)處理系統(tǒng)，包括處理器；耦接到所述處理器的靜態(tài)隨機(jī)存取存儲器SRAM ;以及欠壓檢測電路，包括第一電阻性元件，其具有耦接到第一電源電壓端子的第一端子、以及第二端子；P溝道晶體管，其具有耦接到所述第一電阻性元件的第二端子的源極、耦接到第二電源電壓端子的柵極、以及漏極，其中所述P溝道晶體管用于模擬所述SRAM的存儲器單元的上拉晶體管的閾值電壓；N溝道晶體管，其具有耦接到所述P溝道晶體管的漏極的漏極、耦接到所述第一電源電壓端子的柵極、以及耦接到所述第二電源電壓端子的源極，其中所述N溝道晶體管用于模擬所述存儲器單元的下拉晶體管的閾值電壓；以及比較器，其具有耦接到所述第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及用于提供欠壓檢測信號的輸出端子。


本發(fā)明是通過示例的方式說明的，不受附圖的限制，在附圖中，類似的附圖標(biāo)記表示類似的元件。圖中的元件被出于簡單而清楚起見而位置，而并不必然按比例繪制。圖I以框圖形式示出了根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)處理系統(tǒng)。圖2以示意圖形式示出了圖I的存儲器的SRAM單元。圖3以部分示意圖的形式和部分框圖的形式更詳細(xì)地示出了圖I的數(shù)據(jù)處理系統(tǒng)的欠壓檢測電路。
具體實(shí)施例方式總的來說，提供了一種欠壓檢測電路，用在具有存儲器(例如，SRAM)的數(shù)據(jù)處理系統(tǒng)中。該欠壓檢測電路包括基準(zhǔn)電路、電阻性元件和比較器?；鶞?zhǔn)電路包括P溝道晶體管，該P(yáng)溝道晶體管的一個(gè)或多個(gè)特性與SRAM單元中使用的P溝道晶體管的類似?；鶞?zhǔn)電路還包括N溝道晶體管，該N溝道晶體管的一個(gè)或多個(gè)特性與SRAM單元中使用的N溝道晶體管的類似。所述一個(gè)或多個(gè)特性可以包括P溝道和N溝道晶體管的閾值電壓(VT)。在基準(zhǔn)電路中，將P溝道晶體管和N溝道晶體管與電阻性元件串聯(lián)連接。比較器包括跨電阻性元件耦接的輸入端子以及用于提供欠壓檢測信號的輸出端子。比較器可以包括內(nèi)置偏移。在電源電壓降到預(yù)定電壓水平之下時(shí)，所述N溝道晶體管和P溝道晶體管之一或兩者將變得基本不導(dǎo)通，使得比較器檢測跨電阻性元件的電壓變化，并提供欠壓檢測信號以通知數(shù)據(jù)處理系統(tǒng)電源電壓已降到可能導(dǎo)致SRAM單元中存儲的數(shù)據(jù)被破壞的水平。通過包括模擬SRAM單元的晶體管的一個(gè)或多個(gè)特性的基準(zhǔn)電路，欠壓檢測電路能夠更精確地檢測低壓狀況，從而需要更低的電壓裕量來進(jìn)行正確的系統(tǒng)操作。在一個(gè)方面中，提供了一種欠壓檢測電路，包括第一電阻性元件，具有耦接到第一電源電壓端子的第一端子，和第二端子；第一導(dǎo)電類型的第一晶體管，具有耦接到第一電阻性元件的第二端子的第一電流電極、控制電極和第二電流電極；第二導(dǎo)電類型的第二晶體管，具有耦接到第一晶體管的第二電流電極的第一電流電極、控制電極、和耦接到第二電源電壓端子的第二電流電極；以及比較器，具有耦接到第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及用于提供欠壓檢測信號的輸出端子。欠壓檢測電路可以是包括靜態(tài)隨機(jī)存取存儲器(SRAM)単元的數(shù)據(jù)處理系統(tǒng)的一部分，并且第一晶體管可以模擬SRAM単元的具有第一導(dǎo)電類型的晶體管的第一閾值電壓，第二晶體管可以模擬SRAM單元的具有第二導(dǎo)電類型的晶體管的第二閾值電壓。欠壓檢測電路還可以包括耦接在第一和第二晶體管之間的第二電阻性元件。欠壓檢測電路還可以包括驅(qū)動器電路，具有耦接到比較器輸出端子的輸入端子，以及輸出端子；以及鎖存器，具有耦接到驅(qū)動器電路輸出端子的輸入端子，以及輸出端子。欠壓檢測電路還可以包括耦接在第二晶體管的第二電流電極和第二電源電壓端子之間的第二電阻性元件。比較器可以包括第三晶體管，具有耦接到第一電源電壓端子的第一電流電扱，以及耦接在一起的控制電極和第二電流電扱；第四晶體管，具有耦接到第三晶體管的控制電極和第二電流電極兩者的第一電流電極、耦接到第一電阻性元件的第一端子的控制電極、以及第ニ電流電扱；第五晶體管，具有耦接到第一電源電壓端子的第一電流電極、耦接到第三晶體管的控制電極和第二電流電極的控制電極、以及第ニ電流電扱；以及第六晶體管，具有耦接到第五晶體管的第二電流電極的第一電流電極、耦接到第一電阻性元件的第二端子的控制電極、以及耦接到第四晶體管的第二電流電極的第二電流電極。第四晶體管的控制電極可以具有與第六晶體管的控制電極的寬度/長度比不同的寬度/長度比?？梢詫⒃撉穳簷z測電路用于監(jiān) 視向具有多個(gè)存儲器単元的靜態(tài)隨機(jī)存取存儲器(SRAM)提供的電源電壓，其中第一晶體管為P溝道晶體管，而第二晶體管為N溝道晶體管，其中第一晶體管模擬所述多個(gè)存儲器単元之一的P溝道晶體管的第一閾值電壓，并且其中第二晶體管模擬所述多個(gè)存儲器単元之一的N溝道晶體管的第二閾值電壓。第一電阻性元件可以特征在于是多晶硅電阻器。在另一方面，提供了ー種數(shù)據(jù)處理系統(tǒng)，包括處理器；耦接到處理器的存儲器，所述存儲器包括多個(gè)存儲器単元，所述多個(gè)存儲器単元中的每ー個(gè)都耦接到第一電源電壓端子和第二電源電壓端子，每個(gè)存儲器單元都具有耦接到數(shù)據(jù)存儲節(jié)點(diǎn)的上拉晶體管和下拉晶體管；以及欠壓檢測電路，包括第一電阻性元件，具有耦接到第一電源電壓端子的第一端子，以及第二端子；P溝道晶體管，具有耦接到第一電阻性元件的第二端子的源極、耦接到第二電源電壓端子的柵極、以及漏極，其中P溝道晶體管用于模擬存儲器的存儲器單元的上拉晶體管特性；N溝道晶體管，具有耦接到P溝道晶體管漏極的漏極、耦接到第一電源電壓端子的柵極、以及耦接到第二電源電壓端子的源極，其中所述N溝道晶體管用于模擬存儲器単元的下拉晶體管特性；以及比較器，具有耦接到第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件第二端子的第二輸入端子、以及輸出端子，用于響應(yīng)于檢測到提供給第一和第二電源電壓端子的電源電壓低于預(yù)定電壓而提供欠壓檢測信號。欠壓檢測電路還可以包括耦接在P溝道晶體管和N溝道晶體管之間的第二電阻性元件。欠壓檢測電路還可以包括耦接在N溝道晶體管的源極和第二電源電壓端子之間的第二電阻性元件。比較器可以包括第一晶體管，具有耦接到第一電源電壓端子的第一電流電扱，以及耦接在一起的控制電極和第二電流電扱；第二晶體管，具有耦接到第一晶體管的控制電極和第二電流電極兩者的第一電流電極、耦接到第一電阻性元件的第一端子的控制電扱、以及第二電流電扱；第三晶體管，具有耦接到第一電源電壓端子的第一電流電極、耦接到第一晶體管的控制電極和第二電流電極的控制電極、以及第ニ電流電極；以及第四晶體管，具有耦接到第三晶體管的第二電流電極的第一電流電極、耦接到第一電阻性元件的第二端子的控制電扱、以及耦接到第二晶體管的第二電流電極的第二電流電扱。第二晶體管的控制電極可以具有與第四晶體管的控制電極的寬度/長度比不同的寬度/長度比?？梢韵蛱幚砥魈峁┣穳簷z測信號。上拉晶體管的特性可以是上拉晶體管的閾值電壓，而下拉晶體管的特性可以是下拉晶體管的閾值電壓。在又一方面中，提供了ー種數(shù)據(jù)處理系統(tǒng)，包括處理器；耦接到處理器的靜態(tài)隨機(jī)存取存儲器(SRAM);以及欠壓檢測電路，包括第一電阻性元件，具有耦接到第一電源電壓端子的第一端子，以及第二端子；P溝道晶體管，具有耦接到第一電阻性元件的第二端子的源極、耦接到第二電源電壓端子的柵極、以及漏極，其中P溝道晶體管用于模擬SRAM的存儲器單元的上拉晶體管閾值電壓；N溝道晶體管，具有耦接到P溝道晶體管漏極的漏極、耦接到第一電源電壓端子的柵極、以及耦接到第二電源電壓端子的源極，其中N溝道晶體管用于模擬存儲器単元的下拉晶體管的閾值電壓；以及比較器，具有耦接到第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及用于提供欠壓檢測信號的輸出端子。欠壓檢測電路還可以包括耦接在P溝道晶體管和N溝道晶體管之間的第二電阻性元件。欠壓檢測電路還可以包括耦接在N溝道晶體管的源極和第ニ電源電壓端子之間的第二電阻性元件?？梢韵蛱幚砥魈峁┣穳簷z測信號。如這里使用的，術(shù)語“總線”是指可以用于傳輸ー個(gè)或多個(gè)各種類型的信息(例如，數(shù)據(jù)、地址、控制或狀態(tài))的多個(gè)信號或?qū)w。這里所述的導(dǎo)體可以被例示或描述為單個(gè)導(dǎo)體、多個(gè)導(dǎo)體、單向?qū)w或雙向?qū)w。不過，不同的實(shí)施例可以改變導(dǎo)體的實(shí)現(xiàn)方式。例如，可以使用獨(dú)立的單向?qū)w而不是雙向?qū)w，反之亦然。此外，可以利用串行或以時(shí)間復(fù)用方式傳輸多個(gè)信號的單個(gè)導(dǎo)體替代多個(gè)導(dǎo)體。同樣地，可以將承載多個(gè)信號的單個(gè)導(dǎo)體分成承載這些信號的子集的各種不同導(dǎo)體。因此，傳輸信號存在很多選擇。在表示分別將信號、狀態(tài)比特或類似裝置呈現(xiàn)成其邏輯真或邏輯假狀態(tài)時(shí)，這里使用了術(shù)語“斷言(assert)”或“設(shè)置”和“取反(negate)”(或“去斷言”或“清除”)。如果邏輯真狀態(tài)是邏輯電平1，則邏輯假狀態(tài)是邏輯電平O。如果邏輯真狀態(tài)是邏輯電平0，則邏輯假狀態(tài)是邏輯電平I?？梢詫⑦@里描述的每個(gè)信號設(shè)計(jì)為正或負(fù)邏輯，其中可以用信號名上方的橫杠或信號名后的星號(*)表示負(fù)邏輯。在負(fù)邏輯信號的情況下，信號是低電平有效的，其中邏輯真狀態(tài)對應(yīng)于邏輯電平O。在正邏輯信號的情況下，信號是高電平有效的，其中邏輯真狀態(tài)對應(yīng)于邏輯電平I。注意，可以將這里描述的任何信號設(shè)計(jì)為負(fù)或正邏輯信號。因此，在替代的實(shí)施例中，可以將那些被描述為正邏輯信號的信號實(shí)現(xiàn)為負(fù)邏輯信號，并可以將那些被描述為負(fù)邏輯信號的信號實(shí)現(xiàn)為正邏輯信號。圖I以框圖形式示出了根據(jù)ー個(gè)實(shí)施例的數(shù)據(jù)處理系統(tǒng)10。數(shù)據(jù)處理系統(tǒng)10是一種簡化的數(shù)據(jù)處理系統(tǒng)，包括處理器12、存儲器14和欠壓檢測電路16。在其他實(shí)施例中，數(shù)據(jù)處理系統(tǒng)10可以包括其他功能模塊和另外的存儲器。在一個(gè)實(shí)施例中，可以在集成電路上將數(shù)據(jù)處理系統(tǒng)10實(shí)現(xiàn)為芯片上系統(tǒng)(SoC)。此外，可以利用常規(guī)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造エ藝或其他制造エ藝集成數(shù)據(jù)處理系統(tǒng)10。處理器12是任何種類的數(shù)據(jù)處理器，例如微處理器內(nèi)核、微控制器、或數(shù)字信號處理器(DSP)等。處理器12耦接到被標(biāo)記為“VDD1 ”和“Vss”的電源電壓端子，以接收電源電壓。處理器12包括寄存器18。寄存器18是常規(guī)的寄存器，用于存儲一個(gè)或多個(gè)比特的信息。處理器12可以具有圖I中未示出的另外的寄存器。、
存儲器14通過多個(gè)導(dǎo)體雙向連接到處理器12。所述多個(gè)導(dǎo)體可以包括系統(tǒng)總線。在其他實(shí)施例中，可以有其他功能塊耦接到該總線。此外，存儲器14包括被標(biāo)記為“VDD2”和“Vss”的電源電壓端子，以用于接收電源電壓。存儲器14包括多個(gè)存儲器単元，用于存儲供處理器12使用的數(shù)據(jù)和/或指令。例如，存儲器14可以是高速緩存(cache)存儲器。替代地，存儲器14可以是具有交叉耦接的鎖存器的寄存器堆(register file)。在所示的實(shí)施例中，存儲器14是靜態(tài)隨機(jī)存取存儲器(SRAM)。電源電壓端子Vddi用于接收第一電源電壓，而電源電壓端子Vdd2用于接收第二電源電壓。所述電源電壓可以是相同的或不同的。在一個(gè)實(shí)施例中，在電源電壓端子Vss耦接至IJ地(零伏)的同吋，Vddi和Vdd2可以接收正一(I)伏。此外，電源電壓可以被獨(dú)立控制。例如，數(shù)據(jù)處理系統(tǒng)10可以具有低功率或待機(jī)工作模式，用于在處理器12不處理數(shù)據(jù)的時(shí)間期間降低功耗。在低功率模式期間，從處理器12撤除電源電壓(VDD1)，同時(shí)維持到存儲器14的電源電壓(VDD2)，以保持存儲器14中存儲的數(shù)據(jù)，以便在電源電壓(Vddi)被恢復(fù)時(shí)供·處理器12使用。例如，在一個(gè)實(shí)施例中，在正常工作模式期間，Vddi和Vdd2都接收到正I. O伏的電源電壓。在低功率模式期間，電源電壓Vddi降低到零伏，而Vdd2維持在I伏。在另ー實(shí)施例中，在低功率模式期間，電源電壓(Vdd2)被降低到存儲器14的最低數(shù)據(jù)保持電壓，例如
O.5伏，以進(jìn)一歩降低功耗。此外，在低功率模式期間，可以將耦接到存儲器14的電源電壓端子Vss的電壓電平稍微增強(qiáng)到地之上，進(jìn)ー步減小功耗。欠壓檢測電路16耦接到電源電壓端子Vdd2和Vss，并用于監(jiān)視提供給存儲器14的電源電壓。耦接欠壓檢測電路16以向處理器12的寄存器18提供標(biāo)記為“B0_DET”的欠壓檢測信號。如果提供給存儲器14的電源電壓下降到預(yù)定的最低電壓(例如，O. 5伏)之下，則斷言欠壓檢測信號B0_DET以通知處理器12電源電壓可能已下降到存儲器14的規(guī)定最低數(shù)據(jù)保持電壓之下。例如，存儲器14的最低數(shù)據(jù)保持電壓可以是O. 5伏。為了精確檢測電源電壓Vdd2的電壓電平，欠壓檢測電路16包括對存儲器単元的晶體管進(jìn)行模擬或模仿的晶體管。亦即，欠壓檢測電路16包括具有與存儲器14的存儲器単元的晶體管基本相同或在某些方面類似的晶體管的基準(zhǔn)電路。在一個(gè)實(shí)施例中，基準(zhǔn)電路的晶體管模擬存儲器單元的上拉和下拉晶體管的閾值電壓。因此，欠壓檢測電路16將跟蹤存儲器単元的エ藝和溫度變化，并允許比現(xiàn)有技術(shù)的欠壓檢測電路更低的檢測裕量。下文將進(jìn)ー步描述欠壓檢測電路的ー個(gè)示例實(shí)施例。圖2以示意圖形式示出了圖I的存儲器14的代表性的SRAM單元20。SRAM單元20是存儲器14中的多個(gè)SRAM単元中的ー個(gè)。存儲器14是具有排列成行和列的存儲器單元的陣列的常規(guī)SRAM。存儲器単元的行包括字線和耦接到該字線的所有存儲器単元。存儲器単元的列包括位線或位線對，以及耦接到該位線或位線對的所有存儲器単元。SRAM単元20耦接到被標(biāo)記為“WL”的字線和被標(biāo)記為“BL”和“BL*”的位線對，其中位線BL*上的邏輯狀態(tài)是位線BL上的邏輯狀態(tài)的邏輯補(bǔ)。SRAM単元20是常規(guī)的六晶體管SRAM単元，包括交叉耦接的鎖存器，該鎖存器包括上拉P溝道晶體管22和26以及下拉N溝道晶體管24和28。P溝道晶體管22具有連接到電源電壓端子Vdd2的第一電流電極(源扱)、連接到存儲節(jié)點(diǎn)N2的控制電極(柵極)、和連接到存儲節(jié)點(diǎn)NI的第二電流電極(漏扱)。N溝道晶體管24具有連接到存儲節(jié)點(diǎn)NI的第一電流電極(漏極)、連接到存儲節(jié)點(diǎn)N2的控制電極(柵極)、以及連接到電源電壓端子Vss的第二電流電扱。P溝道晶體管26具有連接到Vdd2的源極、連接到存儲節(jié)點(diǎn)NI的柵極和連接到存儲節(jié)點(diǎn)N2的漏極。N溝道晶體管28具有連接到存儲節(jié)點(diǎn)N2的漏極、連接到存儲節(jié)點(diǎn)NI的柵極以及連接到Vss的源扱。注意，未示出選擇和訪問SRAM單元20所需的電路。SRAM單元20還包括N溝道訪問晶體管30和32。N溝道晶體管30具有連接到位線BL*的第一源極/漏極端子、連接到字線WL的柵極、以及連接到存儲節(jié)點(diǎn)NI的第二源極/漏極端子。N溝道晶體管32具有連接到存儲節(jié)點(diǎn)N2的第一源極/漏極端子、連接到字線WL的柵極以及連接到位線BL的第二源極/漏極端子。通常，SRAM單元是雙穩(wěn)態(tài)的，并且存儲邏輯狀態(tài)作為兩個(gè)存儲節(jié)點(diǎn)NI和N2上的差分電壓。亦即，在存儲節(jié)點(diǎn)NI存儲邏輯低時(shí)，存儲節(jié)點(diǎn)N2存儲邏輯高，反之亦然。例如，如果存儲節(jié)點(diǎn)NI低而存儲節(jié)點(diǎn)N2高，那么上拉晶體管22截止，下拉晶體管導(dǎo)通，從而將節(jié) 點(diǎn)NI下拉到大約Vss。同樣地，上拉晶體管26導(dǎo)通而下拉晶體管28截止，使節(jié)點(diǎn)N2被上拉到大約VDD2。晶體管的相對驅(qū)動強(qiáng)度以及其閾值電壓決定了使SRAM単元20改變邏輯狀態(tài)的困難程度。為了可靠地維持所存儲的邏輯狀態(tài)，Vdd2處的電源電壓須在最低數(shù)據(jù)保持電壓之上，以使得電源波動不會使存儲的邏輯狀態(tài)發(fā)生意外變化。エ藝變化和溫度是能夠影響SRAM単元的最低數(shù)據(jù)保持電壓的各種因素中的兩個(gè)。如果電源電壓下降到最低數(shù)據(jù)保持電壓之下，則驅(qū)動強(qiáng)度和閾值電壓(Vt)的差異可能導(dǎo)致邏輯狀態(tài)“翻轉(zhuǎn)”或改變邏輯狀態(tài)。通常，正常工作電壓遠(yuǎn)高于最低數(shù)據(jù)保持電壓。然而，如果降低電源電壓以減小功耗，SRAM単元存儲的邏輯狀態(tài)更容易被改變。使用欠壓檢測電路來警告使用SRAM的系統(tǒng)數(shù)據(jù)可能因?yàn)殡娫措妷合陆档阶畹桶踩妷弘娖街禄蚪咏畹桶踩妷弘娖蕉黄茐?。欠壓檢測電路的精確度影響著低功率模式期間可以將電源電壓降低到多低。圖3以部分示意圖的形式和部分框圖的形式示出了根據(jù)ー個(gè)實(shí)施例的數(shù)據(jù)處理系統(tǒng)10的欠壓檢測電路16。該欠壓檢測電路16包括基準(zhǔn)電路36、電阻器38、比較器40、驅(qū)動器電路42和鎖存器44。電阻器38具有連接到電源電壓端子Vdd2的第一端子、以及第ニ端子。在圖示的實(shí)施例中，電阻器38被實(shí)現(xiàn)為常規(guī)的多晶硅電阻器。在其他實(shí)施例中，電阻器38可以是另一種無源或有源電阻性元件。基準(zhǔn)電路36包括P溝道晶體管46、電阻器48、N溝道晶體管50和電阻器52。P溝道晶體管46具有連接到電阻器38的第二端子的第一電流電極(源扱)、連接到Vss的控制電極(柵極)、第二電流電極(漏扱)和連接到Vdd2的體端子。電阻器48具有連接到P溝道晶體管46漏極的第一端子、以及第二端子。N溝道晶體管50具有連接到電阻器48第二端子的第一電流電極(漏扱)、連接到Vdd2的控制電極(柵極)、第二電流電極(源扱)、以及連接到Vss的體端子。電阻器52具有連接到晶體管50的第二電流電極的第一端子以及連接到Vss的第二端子。電阻器48和52也是常規(guī)的多晶硅電阻器，但也可以是另一種有源或無源電阻性裝置。典型地，被設(shè)計(jì)用于模擬和邏輯電路的晶體管與用于SRAM単元中的晶體管不同地形成并具有不同特性，即使在SRAM和邏輯或模擬電路是同一集成電路的部件時(shí)也是如此。在基準(zhǔn)電路36中提供P溝道晶體管46以模擬SRAM單元P溝道上拉晶體管(例如，圖2中的P溝道晶體管22和26)的ー個(gè)或多個(gè)特性。在一個(gè)實(shí)施例中，將P溝道晶體管46形成為SRAM陣列的一部分，使得P溝道晶體管46與陣列中的上拉晶體管基本相同。在另ー實(shí)施例中，P溝道晶體管可以在SRAM陣列外部實(shí)現(xiàn)，但可以被實(shí)現(xiàn)來模擬SRAM単元上拉晶體管的預(yù)定特性。例如，可以將P溝道晶體管46實(shí)現(xiàn)為具有與SRAM単元上拉晶體管相同或基本類似的P溝道Vt，而在其他方面可以不同。類似地，在基準(zhǔn)電路36中提供N溝道晶體管50以模擬SRAM單元N溝道下拉晶體管(例如，圖2中的N溝道晶體管24和28)的一個(gè)或多個(gè)特性?？梢詫溝道晶體管50形成為SRAM陣列的一部分，使得N溝道晶體管50基本與陣列中的下拉晶體管相同。在另ー實(shí)施例中，可以在SRAM陣列外部實(shí)現(xiàn)N溝道晶體管，但可以實(shí)現(xiàn)其以模擬SRAM単元下拉晶體管的預(yù)定特性。例如，可以將N溝道晶體管50形成為具有與SRAM単元下拉晶體管相同或基本類似的N溝道VT，而在其他方面可以不同。比較器40包括P溝道晶體管54和56、N溝道晶體管58和60、以及電阻器62。P溝道晶體管54具有連接到Vdd2的第一電流電極(源扱)、連接在一起的控制電極(柵極)和第ニ電流電極(漏扱)。P溝道晶體管56具有連接到Vdd2的源極、連接到P溝道晶體管54的柵極和漏極的柵扱、以及連接到被標(biāo)記為“N3”的輸出節(jié)點(diǎn)的漏扱。在工作期間，輸出節(jié)點(diǎn)N3響應(yīng)于感測到電源電壓低于預(yù)定的最低電壓而提供欠壓檢測信號。N溝道晶體管58具有連接到P溝道晶體管54的漏極的漏極、連接到電阻器38的第一端子的柵極、以及源扱。N溝道晶體管60具有連接到P溝道晶體管56的漏極的漏極、連接到電阻器38的第二端子的柵扱、以及連接到N溝道晶體管58的源極的源扱。電阻器62具有連接到N溝道晶體管58和 60的源極的第一端子、以及連接到Vss的第二端子?？梢詫㈦娮杵?2實(shí)現(xiàn)為多晶硅電阻器或其他類型的有源或無源電阻性元件。在一個(gè)實(shí)施例中，將比較器40設(shè)計(jì)成具有偏移。亦SP，晶體管60被構(gòu)造為具有比晶體管58的寬度長度比更大的寬度長度比(W/L)。驅(qū)動器電路42包括P溝道晶體管64和N溝道晶體管66。P溝道晶體管64具有連接到Vdd2的源極、連接到P溝道晶體管56的漏極的柵扱、以及漏扱。N溝道晶體管66具有連接到P溝道晶體管64的漏極的漏極、用于接收被標(biāo)記為“Nbias”的偏置電壓的柵極、以及連接到Vss的源扱。驅(qū)動器電路42放大在節(jié)點(diǎn)N3處提供的欠壓檢測信號。鎖存器44是用于存儲驅(qū)動器電路42的輸出的邏輯狀態(tài)的常規(guī)鎖存器。鎖存器44具有連接到P溝道晶體管64的漏極的輸入、以及用于提供欠壓檢測信號B0_DET的輸出。為了精確地檢測低電源電壓，欠壓檢測電路16包括具有晶體管46和50的參考單元36，以分別模擬SRAM單元的上拉和下拉晶體管的VT。在操作中，在電源電壓Vdd2處在正常工作電壓吋，晶體管46和50每ー個(gè)都是導(dǎo)通的，因?yàn)榫w管46和50每ー個(gè)的柵極-源極電壓(Ves)都高于VT。電流流經(jīng)器件38、46、48、50和52。提供電阻器38作為電流感測電阻器。向比較器40的輸入提供電阻器38兩端的電壓降，使得晶體管60基本不導(dǎo)通而晶體管58導(dǎo)通。節(jié)點(diǎn)N3處的電壓被上拉到大約VDD2。晶體管64基本不導(dǎo)通，并且N溝道66將鎖存器44的輸入拉低，并且欠壓檢測信號B0_DET被取反為邏輯低。在電源電壓Vdd2降低時(shí)，在晶體管46和50之一或兩者的柵極-源極電壓(Ves)降低到晶體管46和50的閾值電壓之下時(shí)，晶體管46和50之ー或兩者將變?yōu)椴粚?dǎo)通。由于晶體管46和50的Vt被設(shè)計(jì)成與SRAM單元晶體管的Vt基本相同或相似，因此欠壓檢測電路16將提供非常接近陣列的SRAM単元將開始故障的電壓的欠壓檢測信號B0_DET。在晶體管46和50之一或兩者變得不導(dǎo)通時(shí)，流經(jīng)器件38、46、48、50和52的電流被切斷，減小了電阻器38兩端的電壓降，使得晶體管58和60接收大致相同的電壓。但是，因?yàn)榫w管60比晶體管58更大(更大的W/L)，所以晶體管60能夠?qū)⒐?jié)點(diǎn)N3下拉。晶體管64變?yōu)閷?dǎo)通，將鎖存器44的輸入上拉。欠壓檢測信號被斷言為邏輯高，并被提供給如上所述的處理器12的寄存器18 (圖I)。在電源電壓下降到SRAM単元上拉和下拉閾值電壓之下之前提供低電壓警報(bào)可能是期望的。提供電阻器52以提高電壓電平，這將導(dǎo)致晶體管46和50之一或兩者變得不導(dǎo)通，從而在電源電壓下降足夠低導(dǎo)致數(shù)據(jù)破壞之前提供欠壓檢測信號。在另ー實(shí)施例中，可以從基準(zhǔn)電路36省去電阻器52。增加晶體管46和50的截止電壓的另ー種方式是通過增加體端子電壓電平來増加其閾值電壓。在所示的實(shí)施例中，可以通過改變晶體管46和50的體端子連接的地方來實(shí)現(xiàn)這一點(diǎn)。例如，可以通過將體端子連接到電阻器38的第二端子而非第一端子，來改變晶體管46的VT。同樣地，可以通過將晶體管50的體端子連接到電阻器52的第一端子來改變晶體管50的VT。在電源電壓高到足以令晶體管46和50導(dǎo)通時(shí)，電流流過基準(zhǔn)電路36。這個(gè)電流増大了具有欠壓檢測電路16的集成電路的功耗。為了減小該電流，提供電阻器48作為限流器。在另ー實(shí)施例中，可以不使用電阻器48。盡管已經(jīng)結(jié)合特定導(dǎo)電類型和電位極性描述了本發(fā)明，但技術(shù)人員將認(rèn)識到導(dǎo)電 類型和電位極性可以反轉(zhuǎn)。例如，在另ー實(shí)施例中，可以將電阻器52用作對于比較器40的輸入的感測電阻器，并且比較器40的晶體管的導(dǎo)電類型可以反轉(zhuǎn)。由于實(shí)施本發(fā)明的設(shè)備大部分由本領(lǐng)域的技術(shù)人員已知的電子部件和電路構(gòu)成，因此，為了理解和了解本發(fā)明的基礎(chǔ)概念，以及為了避免使本發(fā)明的教導(dǎo)模糊不清或失去重點(diǎn)，將不在超出如上所述的被認(rèn)為必要的范圍之外解釋電路細(xì)節(jié)。以上實(shí)施例的ー些可以適當(dāng)?shù)乩酶鞣N不同的信息處理系統(tǒng)來實(shí)現(xiàn)。例如，盡管圖I及其討論描述了示例性的信息處理體系架構(gòu)，但提供這種示例性的架構(gòu)僅僅是為了在討論本發(fā)明的各方面時(shí)提供有用的參考。當(dāng)然，為了論述的目的已經(jīng)簡化了對該架構(gòu)的描述，并且其僅僅是可根據(jù)本發(fā)明使用的很多不同類型的適當(dāng)架構(gòu)之一。本領(lǐng)域的技術(shù)人員將認(rèn)識到，邏輯塊之間的邊界僅僅是示例性的，替代實(shí)施例可以合并邏輯塊或電路元件，或者可以對各種邏輯塊或電路元件施加替代的功能分解。因此，應(yīng)理解，這里示出的架構(gòu)僅僅是示例性的，實(shí)際上可以實(shí)施實(shí)現(xiàn)同樣功能的很多其他架構(gòu)。在簡明但仍然明確的意義上，實(shí)現(xiàn)相同功能的任何部件的布置都被有效“關(guān)聯(lián)”，從而實(shí)現(xiàn)期望的功能。因此，可以將這里被組合來實(shí)現(xiàn)特定功能的任何兩個(gè)部件視為彼此“相關(guān)聯(lián)”，從而實(shí)現(xiàn)期望的功能，而不管架構(gòu)或中間部件。同樣地，也可以將這樣關(guān)聯(lián)的任何兩個(gè)部件視為彼此“操作連接”或“操作耦接”，以實(shí)現(xiàn)期望的功能。此外，例如，在一個(gè)實(shí)施例中，系統(tǒng)10的所示的元件是位于單個(gè)集成電路上或同一裝置之內(nèi)的電路。替代地，系統(tǒng)10可以包括任意數(shù)量的彼此互連的分立集成電路或分立裝置。例如，存儲器14可以位于與處理器12相同的集成電路上或分立的集成電路上，或者可以位于與系統(tǒng)10的其他元件分離的另一外圍或從屬裝置之內(nèi)。此外，本領(lǐng)域的技術(shù)人員將認(rèn)識到，上述操作的功能之間的邊界僅僅是示例性的。可以將多個(gè)操作的功能組合到單個(gè)操作中，和/或可以將單個(gè)操作的功能分布于另外的多個(gè)操作中。此外，替代實(shí)施例可以包括特定操作的多個(gè)實(shí)例，并且在各種其他實(shí)施例中可以更改操作的次序。盡管這里參考具體實(shí)施例描述了本發(fā)明，但可以做出各種修改和變化而不脫離如以下權(quán)利要求中闡述的本發(fā)明的范圍。因此，說明書和附圖應(yīng)被視為是示例性的而非限制性的，并且意圖將所有這樣的修改都包括在本發(fā)明的范圍內(nèi)。這里就具體實(shí)施例描述的任何益處、優(yōu)點(diǎn)或?qū)栴}的解決方案都不應(yīng)被視為是任何或全部權(quán)利要求的關(guān)鍵、必需或必要的特征或要素。如這里使用的，術(shù)語“耦接”并非不限于直接耦接或機(jī)械耦接。此外，這里使用的術(shù)語“一”被定義為ー個(gè)或超過ー個(gè)。此外，在權(quán)利要求中使用諸如“至少ー個(gè)”和“一個(gè)或多個(gè)”的引語不應(yīng)被解釋為暗示了以“一”引述另ー權(quán)利要求要素將包含這樣引述的權(quán)利要求要素的任何特定權(quán)利要求限制到僅包含一個(gè)這樣的要素的發(fā)明，即使在同一權(quán)利要求包括引語“ー個(gè)或多個(gè)”或“至少ー個(gè)”和諸如“一”的不定冠詞時(shí)也是如此。對于使用定冠詞也是同樣的情況。 除非做出不同描述，使用諸如“第一”和“第二”的術(shù)語來在這些術(shù)語所描述的要素之間進(jìn)行任意區(qū)分。因此，這些術(shù)語并不并然表示這些要素在時(shí)間上的或其他的優(yōu)先級。
權(quán)利要求
1.一種欠壓檢測電路，包括 第一電阻性元件，其具有第一端子以及第二端子，該第一端子耦接到第一電源電壓端子; 第一導(dǎo)電類型的第一晶體管，其具有耦接到所述第一電阻性元件的第二端子的第一電流電極、控制電極、和第二電流電極； 第二導(dǎo)電類型的第二晶體管，其具有耦接到第一晶體管的第二電流電極的第一電流電極、控制電極、以及耦接到第二電源電壓端子的第二電流電極；以及 比較器，其具有耦接到所述第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及用于提供欠壓檢測信號的輸出端子。
2.根據(jù)權(quán)利要求I所述的欠壓檢測電路，其中所述欠壓檢測電路是包括靜態(tài)隨機(jī)存取存儲器SRAM單元的數(shù)據(jù)處理系統(tǒng)的一部分，其中所述第一晶體管模擬所述SRAM單元的具有第一導(dǎo)電類型的晶體管的第一閾值電壓，第二晶體管模擬所述SRAM單元的具有第二導(dǎo)電類型的晶體管的第二閾值電壓。
3.根據(jù)權(quán)利要求I所述的欠壓檢測電路，還包括第二電阻性元件，所述第二電阻性元件耦接在所述第一晶體管和第二晶體管之間。
4.根據(jù)權(quán)利要求I所述的欠壓檢測電路，還包括 驅(qū)動器電路，其具有耦接到所述比較器的輸出端子的輸入端子、以及輸出端子；以及 鎖存器，其具有耦接到所述驅(qū)動器電路的輸出端子的輸入端子、以及輸出端子。
5.根據(jù)權(quán)利要求I所述的欠壓檢測電路，還包括第二電阻性元件，所述第二電阻性元件耦接在所述第二晶體管的第二電流電極和所述第二電源電壓端子之間。
6.根據(jù)權(quán)利要求I所述的欠壓檢測電路，其中所述比較器包括 第三晶體管，其具有耦接到所述第一電源電壓端子的第一電流電極以及耦接在一起的控制電極和第二電流電極； 第四晶體管，其具有耦接到所述第三晶體管的控制電極和第二電流電極的第一電流電極、耦接到第一電阻性元件的第一端子的控制電極、以及第二電流電極； 第五晶體管，其具有耦接到所述第一電源電壓端子的第一電流電極、耦接到所述第三晶體管的控制電極和第二電流電極的控制電極、以及第二電流電極；以及 第六晶體管，具有耦接到所述第五晶體管的第二電流電極的第一電流電極、耦接到所述第一電阻性元件的第二端子的控制電極、以及耦接到所述第四晶體管的第二電流電極的第二電流電極。
7.根據(jù)權(quán)利要求6所述的欠壓檢測電路，其中所述第四晶體管的控制電極具有與所述第六晶體管的控制電極的寬度/長度比不同的寬度/長度比。
8.根據(jù)權(quán)利要求I所述的欠壓檢測電路，其中所述欠壓檢測電路用于監(jiān)視向具有多個(gè)存儲器單元的靜態(tài)隨機(jī)存取存儲器SRAM提供的電源電壓，其中所述第一晶體管為P溝道晶體管，而所述第二晶體管為N溝道晶體管，其中所述第一晶體管模擬所述多個(gè)存儲器單元之一的P溝道晶體管的第一閾值電壓，并且其中所述第二晶體管模擬所述多個(gè)存儲器單元之一的N溝道晶體管的第二閾值電壓。
9.根據(jù)權(quán)利要求I所述的欠壓檢測電路，其中所述第一電阻性元件的特征在于是多晶娃電阻器。
10.一種數(shù)據(jù)處理系統(tǒng)，包括 處理器； 耦接到所述處理器的存儲器，所述存儲器包括多個(gè)存儲器單元，所述多個(gè)存儲器單元中的每一個(gè)都耦接到第一電源電壓端子和第二電源電壓端子，每個(gè)存儲器單元都具有耦接到數(shù)據(jù)存儲節(jié)點(diǎn)的上拉晶體管和下拉晶體管；以及欠壓檢測電路，包括 第一電阻性元件，其具有耦接到所述第一電源電壓端子的第一端子、以及第二端子； P溝道晶體管，其具有耦接到所述第一電阻性元件的第二端子的源極、耦接到所述第二電源電壓端子的柵極、以及漏極，其中所述P溝道晶體管用于模擬所述存儲器的存儲器單元的上拉晶體管的特性； N溝道晶體管，其具有耦接到所述P溝道晶體管的漏極的漏極、耦接到所述第一電源電壓端子的柵極、以及耦接到所述第二電源電壓端子的源極，其中所述N溝道晶體管用于模擬所述存儲器單元的下拉晶體管的特性；以及 比較器，其具有耦接到所述第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及輸出端子，用于響應(yīng)于檢測到提供給所述第一電源電壓端子和第二電源電壓端子的電源電壓低于預(yù)定電壓而提供欠壓檢測信號。
11.根據(jù)權(quán)利要求10所述的數(shù)據(jù)處理系統(tǒng)，其中所述欠壓檢測電路還包括第二電阻性元件，所述第二電阻性元件耦接在所述P溝道晶體管和所述N溝道晶體管之間。
12.根據(jù)權(quán)利要求10所述的數(shù)據(jù)處理系統(tǒng)，其中所述欠壓檢測電路還包括第二電阻性元件，所述第二電阻性元件耦接在所述N溝道晶體管的源極和所述第二電源電壓端子之間。
13.根據(jù)權(quán)利要求10所述的數(shù)據(jù)處理系統(tǒng)，其中所述比較器包括 第一晶體管，其具有耦接到所述第一電源電壓端子的第一電流電極、以及耦接在一起的控制電極和第二電流電極； 第二晶體管，其具有耦接到所述第一晶體管的控制電極和第二電流電極的第一電流電極、耦接到第一電阻性元件的第一端子的控制電極、以及第二電流電極； 第三晶體管，其具有耦接到所述第一電源電壓端子的第一電流電極、耦接到所述第一晶體管的控制電極和第二電流電極的控制電極、以及第二電流電極；以及 第四晶體管，其具有耦接到所述第三晶體管的第二電流電極的第一電流電極、耦接到所述第一電阻性元件的第二端子的控制電極、以及耦接到所述第二晶體管的第二電流電極的第二電流電極。
14.根據(jù)權(quán)利要求13所述的數(shù)據(jù)處理系統(tǒng)，其中所述第二晶體管的控制電極具有與所述第四晶體管的控制電極的寬度/長度比不同的寬度/長度比。
15.根據(jù)權(quán)利要求10所述的數(shù)據(jù)處理系統(tǒng)，其中所述欠壓檢測信號被提供給所述處理器。
16.根據(jù)權(quán)利要求10所述的數(shù)據(jù)處理系統(tǒng)，其中所述上拉晶體管的特性是上拉晶體管的閾值電壓，所述下拉晶體管的特性是下拉晶體管的閾值電壓。
17.一種數(shù)據(jù)處理系統(tǒng)，包括 處理器；耦接到所述處理器的靜態(tài)隨機(jī)存取存儲器SRAM ;以及 欠壓檢測電路，包括 第一電阻性元件，其具有耦接到第一電源電壓端子的第一端子、以及第二端子； P溝道晶體管，其具有耦接到所述第一電阻性元件的第二端子的源極、耦接到第二電源電壓端子的柵極、以及漏極，其中所述P溝道晶體管用于模擬所述SRAM的存儲器單元的上拉晶體管的閾值電壓； N溝道晶體管，其具有耦接到所述P溝道晶體管的漏極的漏極、耦接到所述第一電源電壓端子的柵極、以及耦接到所述第二電源電壓端子的源極，其中所述N溝道晶體管用于模擬所述存儲器單元的下拉晶體管的閾值電壓；以及 比較器，其具有耦接到所述第一電阻性元件的第一端子的第一輸入端子、耦接到第一電阻性元件的第二端子的第二輸入端子、以及用于提供欠壓檢測信號的輸出端子。
18.根據(jù)權(quán)利要求17所述的數(shù)據(jù)處理系統(tǒng)，其中所述欠壓檢測電路還包括第二電阻性元件，所述第二電阻性元件耦接在所述P溝道晶體管和所述N溝道晶體管之間。
19.根據(jù)權(quán)利要求17所述的數(shù)據(jù)處理系統(tǒng)，其中所述欠壓檢測電路還包括第二電阻性元件，所述第二電阻性元件耦接在所述N溝道晶體管的源極和所述第二電源電壓端子之間。
20.根據(jù)權(quán)利要求17所述的數(shù)據(jù)處理系統(tǒng)，其中所述欠壓檢測信號被提供給所述處理器。
全文摘要
一種欠壓檢測電路(16)包括第一電阻性元件(38)、第一晶體管(46)、第二晶體管(50)、和比較器(40)。第一電阻性元件(38)具有耦接到第一電源電壓端子的第一端子、以及第二端子。第一晶體管(46)具有第一導(dǎo)電類型，并且具有耦接到所述第一電阻性元件(38)的第二端子的第一電流電極、控制電極、和第二電流電極。第二晶體管(50)為第二導(dǎo)電類型，并具有耦接到第一晶體管(46)的第二電流電極的第一電流電極、控制電極、和耦接到第二電源電壓端子的第二電流電極。比較器(40)具有耦接到所述第一電阻性元件(38)的第一端子的第一輸入端子、耦接到第一電阻性元件(38)的第二端子的第二輸入端子、以及用于提供欠壓檢測信號的輸出端子。
文檔編號G01R19/165GK102725799SQ201180007153
公開日2012年10月10日 申請日期2011年1月19日 優(yōu)先權(quán)日2010年1月26日
發(fā)明者A·L·維拉斯鮑艾斯, C·C·達(dá)奧, S·皮爾特里 申請人:飛思卡爾半導(dǎo)體公司