專利名稱：測試技術(shù)和電路的設(shè)計(jì)的制作方法
技術(shù)領(lǐng)域：
背景技術(shù)：
集成電路(IC)器件在生產(chǎn)前后要經(jīng)歷一系列嚴(yán)格測試。每個(gè)器件可以也必須通過嚴(yán)格工業(yè)標(biāo)準(zhǔn)測試方法，從而驗(yàn)證器件質(zhì)量。簡單測試電路也可嵌入IC器件從而測試器件不同部件的功能。這些測試電路通常用于執(zhí)行生產(chǎn)后測試以保IC器件無錯(cuò)誤且如預(yù)期
一樣運(yùn)行。一般來說，可測試性設(shè)計(jì)(DFT)是用于檢測制造的IC器件上不同種類故障的設(shè)計(jì)技術(shù)或嵌入式電路的名稱。例如，DFT電路可用于檢測IC器件上邏輯塊中存在的故障。掃描鏈，通常是通過連接邏輯元件，如串聯(lián)的觸發(fā)器和其他存儲(chǔ)元件形成的，其集 成到器件中從而為不同邏輯缺陷測試器件。掃描鏈可以經(jīng)配置接收可用來測試特殊器件功能的測試矢量集合。通常，在數(shù)據(jù)從掃描鏈被讀取從而確定器件功能之前，允許器件用測試矢量集合操作至少幾個(gè)時(shí)鐘周期。在典型掃描測試中，要求兩個(gè)快時(shí)鐘過渡。第一過渡加載測試值，而第二過渡捕獲基于該測試值的結(jié)果。更多掃描測試方法中的兩個(gè)是捕獲加載(LOC)和移位加載(LOS)。即使LOC掃描測試是常用的，LOC掃描測試也可能不能快速地捕獲掃描鏈中寄存器的每個(gè)狀態(tài)。在方面，LOS掃描測試是更好的選擇，因?yàn)榧拇嫫鞯乃须A段可以LOS掃描測試快速測試。即使LOS掃描測試相比LOC掃描測試是更好的掃描技術(shù),在LOS掃描測試中,將掃描鏈置入“掃描模式”的掃描使能信號(hào)需要作為時(shí)鐘路由，這通常要求IC器件有更大面積。

發(fā)明內(nèi)容
因此，需要可配置按需要執(zhí)行LOC或LOS測試的掃描鏈。需要有簡單本地化的掃描鏈電路，其提供成本有效的測試技術(shù)。本發(fā)明實(shí)施例包括在集成電路(IC)中實(shí)現(xiàn)快速測試的電路和技術(shù)。應(yīng)該理解本發(fā)明示例性實(shí)施例可以大量方式實(shí)施，如工藝、設(shè)備、系統(tǒng)、器件、或計(jì)算機(jī)可讀介質(zhì)上方法。下面說明本發(fā)明幾個(gè)創(chuàng)造性實(shí)施例。在一個(gè)實(shí)施例中，公開了電路塊。該電路塊包括被聯(lián)接以接收兩個(gè)時(shí)鐘信號(hào)和使能信號(hào)的第一選擇器電路。第一選擇器電路基于使能信號(hào)輸出兩個(gè)時(shí)鐘信號(hào)中的一個(gè)。存儲(chǔ)元件被聯(lián)接以接收使能信號(hào)并輸出第一選擇器電路作為時(shí)鐘輸入信號(hào)。邏輯門被聯(lián)接以接收來自存儲(chǔ)元件的輸出和使能信號(hào)。第二選擇器電路然后被聯(lián)接以接收來自邏輯門的輸出和使能信號(hào)。第二選擇器電路輸出來自邏輯門的輸出或使能信號(hào)作為掃描使能信號(hào)。在一個(gè)實(shí)施例中，掃描使能信號(hào)聯(lián)接到掃描鏈。在另一個(gè)實(shí)施例中，提供了 1C。該IC包括被聯(lián)接以接收掃描使能信號(hào)的掃描鏈和基于使能信號(hào)以及時(shí)鐘信號(hào)產(chǎn)生時(shí)鐘輸出的存儲(chǔ)元件。邏輯電路被聯(lián)接以接收使能信號(hào)和來自儲(chǔ)元件的時(shí)鐘輸出。選擇器電路然后輸出使能信號(hào)和來自邏輯電路的輸出之一作為掃描鏈的掃描使能信號(hào)。
在根據(jù)本發(fā)明的替換實(shí)施例中，提供了測試電路的方法。該方法包括接收兩個(gè)時(shí)鐘信號(hào)。兩個(gè)時(shí)鐘信號(hào)之一然后基于第一使能信號(hào)被選擇為時(shí)鐘輸入信號(hào)。第一使能信號(hào)是以一個(gè)時(shí)鐘信號(hào)設(shè)定時(shí)鐘的從而生成第二使能信號(hào)。當(dāng)原始使能信號(hào)處于第二邏輯電平時(shí)，且在時(shí)鐘信號(hào)從第二邏輯電平過渡到第一邏輯電平后，第二使能信號(hào)從第一邏輯電平過渡到第二邏輯電平。第二使能信號(hào)或第一使能信號(hào)被選擇為電路中掃描鏈的掃描使能信號(hào)。結(jié)合附圖，其他方面可從下面的詳細(xì)說明中顯然看出，附圖以例子的方式示出示例性實(shí)施例的原理。


本發(fā)明可通過結(jié)合附圖參考下面的說明得到最佳理解。圖IA示出根據(jù)本發(fā)明一個(gè)實(shí)施例的示例性掃描鏈。
圖IB示出根據(jù)本發(fā)明一個(gè)實(shí)施例的LOC掃描運(yùn)行的示例性時(shí)序圖。圖IC示出根據(jù)本發(fā)明一個(gè)實(shí)施例的LOS掃描運(yùn)行的示例性時(shí)序圖。圖2示出根據(jù)本發(fā)明一個(gè)實(shí)施例測試IC的示例性方法。圖3示出根據(jù)本發(fā)明一個(gè)實(shí)施例聯(lián)接到掃描鏈的示例性可測試性設(shè)計(jì)(DFT)塊。圖4示出根據(jù)本發(fā)明，可執(zhí)行不同實(shí)施例的可編程邏輯器件(PLD)的示例性方框圖。圖5示出根據(jù)本發(fā)明一個(gè)實(shí)施例，具有互連線和DFT塊的圖4中PLD上邏輯區(qū)的更詳細(xì)圖示。
具體實(shí)施例方式示例性實(shí)施例包括在集成電路(IC)中實(shí)現(xiàn)高速測試的電路和技術(shù)。應(yīng)該理解，高速測試是指通常要求測試時(shí)鐘信號(hào)以系統(tǒng)速度或器件操作速度生成的測試技術(shù)。應(yīng)該理解，這里所述的圖僅是示例性的且不是為了限制本發(fā)明的保護(hù)范圍。然而，對本領(lǐng)域技術(shù)人員來說，顯然本發(fā)明實(shí)施例可無需部分或全部這些特定細(xì)節(jié)實(shí)施。在其他情形中，沒有詳細(xì)說明已知操作，這是為了避免不必要地模糊示例性實(shí)施例。制造的IC是以電子設(shè)計(jì)自動(dòng)化(EDA)工具測試的，其具有總稱為可測試性設(shè)計(jì)(DFT)的設(shè)計(jì)和測試技術(shù)。通常，掃描鏈由串聯(lián)掃描元件、如觸發(fā)器、寄存器、和其他存儲(chǔ)元件形成，其作為DFT特征包括在IC中。這些掃描鏈可包括不同可選擇模式。例如，掃描鏈可包括“掃描模式”和“正常模式”。當(dāng)掃描鏈處于“正常模式”時(shí)，掃描鏈通常執(zhí)行預(yù)期的器件功能。當(dāng)掃描鏈處于“掃描模式”時(shí)，掃描鏈被配置依次接收和輸出數(shù)據(jù)。圖IA示出根據(jù)本發(fā)明一個(gè)示例性實(shí)施例的示例性掃描鏈100。應(yīng)該理解這里所述的存儲(chǔ)元件可指任何存儲(chǔ)元件，如寄存器、觸發(fā)器、鎖存器、等等。即使圖IA的實(shí)施例中僅示出六個(gè)存儲(chǔ)元件120A1-120B3，但應(yīng)該理解，更少或更多的存儲(chǔ)元件可連接到一起形成掃描鏈。在掃描鏈100中，聯(lián)接存儲(chǔ)元件以便其在掃描鏈100中形成多級，如存儲(chǔ)元件120A1和120B1形成第一寄存器級，存儲(chǔ)元件120A2和120B2形成第二寄存器級，如此類推。通常，在每個(gè)寄存器級之間有邏輯電路。例如，在一個(gè)實(shí)施例中，邏輯電路140在第一寄存器級和第二寄存器級之間。類似地，邏輯電路145可在第二寄存器級和第三寄存器級之間。邏輯電路140和145可包括組合邏輯電路，乘法器、等等，這些用于執(zhí)行不同功能。還參考圖1A，選擇器電路130A1-130B3位于每個(gè)相應(yīng)存儲(chǔ)元件120A1-120B3的輸入端子。每個(gè)選擇器電路130A1-130B3在兩個(gè)輸入信號(hào)之間選擇并輸出結(jié)果到相應(yīng)存儲(chǔ)元件。例如，選擇器電路130A2在輸入端子132A2選擇性輸出來自存儲(chǔ)元件120B1的輸出，或在輸入端子134A2輸出來自邏輯電路140的輸出到存儲(chǔ)元件120A2。類似地，選擇器電路130B2在輸入端子132B2選擇性輸出來自存儲(chǔ)元件120A2的輸出，或在輸入端子134B2輸出來自邏輯電路140的輸出到存儲(chǔ)元件120B2。掃描鏈100中每個(gè)選擇器電路130A1-130B3基于聯(lián)接到每個(gè)選擇器電路130A1-130B3的選擇端子的使能信號(hào)EN，選擇兩個(gè)輸入信號(hào)中的一個(gè)并輸出所選信號(hào)到各個(gè)存儲(chǔ)元件120A1-120B3。仍然參考圖1A，存儲(chǔ)元件120A1-120B3可由在存儲(chǔ)元件120A1-120B3的時(shí)鐘輸入端子接收的時(shí)鐘信號(hào)108，CLK，設(shè)定時(shí)鐘。在一個(gè)實(shí)施例中，存儲(chǔ)元件120A1-120B3由接收的CLK信號(hào)108的邊緣觸發(fā)。CLK信號(hào)108由選擇器電路110基于在選擇器電路110的輸入端子106接收的使能信號(hào)選擇性輸出。兩個(gè)時(shí)鐘信號(hào)，SCAN_CLK和CAPUTURE_CLK分別聯(lián)接到輸入端子102和104，并被選擇性輸出到掃描鏈100作為時(shí)鐘信號(hào)108，CLK。根據(jù)一個(gè)實(shí)施例，當(dāng)掃描使能信號(hào)，EN處于活躍低電平時(shí)，掃描時(shí)鐘SCAN_CLK輸出到寄存器120A1-120B3的時(shí)鐘輸入作為時(shí)鐘信號(hào)。結(jié)果，值，如測試矢量在輸入端子132A1被掃描到掃描鏈100中，并傳播通過掃描鏈的剩余部分。應(yīng)該理解，輸入端子132A1可聯(lián)接到另一存儲(chǔ)元件，輸入引腳或外部源。其中兩個(gè)測試掃描鏈，如掃描鏈100的普通掃描技術(shù)是捕獲加載(LOC)和移位加載(LOS)。根據(jù)使能信號(hào)EN如何路由到掃描鏈100，LOC或LOS掃描技術(shù)可在掃描鏈100上實(shí)施。例如，在LOS掃描運(yùn)行中，使能信號(hào)EN作為時(shí)鐘信號(hào)被路由，如被路由通過IC上時(shí)鐘網(wǎng)絡(luò)。在LOC實(shí)施中，第一過渡，S卩，加載過渡捕獲從掃描鏈中第一寄存器級傳播的值，而第二過渡，即，捕獲過渡捕獲從第二寄存器級傳播到掃描鏈中第三寄存器級的值。類似地，在LOC掃描測試中，所述值快速從第二寄存器級向前傳播。圖IB示出根據(jù)本發(fā)明一個(gè)實(shí)施例的LOC掃描運(yùn)行的示例性時(shí)序圖。波形155是時(shí)鐘信號(hào)，CLK的示例性波形。CLK波形155示出兩個(gè)快過渡，150和151。第一過渡150是加載過渡，而第二過渡151是捕獲過渡。加載過渡150捕獲從第一寄存器級，如圖IA中寄存器120A1和120B1傳播值通過邏輯電路140到第二寄存器級，如寄存器120A2和120B2。然后捕獲過渡151快速捕獲從第二寄存器傳播到第三寄存器級，如圖IA中寄存器120A3和120B3的值。波形158表明掃描使能信號(hào)EN從邏輯高電平過渡到邏輯低電平，并在兩個(gè)快CLK過渡150和151過程中保持在邏輯低電平。數(shù)據(jù)波形166示出兩個(gè)基于上述兩個(gè)CLK過渡150和151的數(shù)據(jù)過渡窗口，即，慢捕獲過渡窗口 160和快速捕獲過渡窗口 162。圖IC示出根據(jù)本發(fā)明一個(gè)實(shí)施例的LOS掃描運(yùn)行的示例性時(shí)序圖。在LOS實(shí)施中，在以功能頻率應(yīng)用兩個(gè)時(shí)鐘脈沖之前，掃描鏈?zhǔn)紫仁且月龝r(shí)鐘速率加載的。置掃描線于“掃描模式”的掃描使能信號(hào)也應(yīng)在兩個(gè)快速過渡之間激活。CLK波形177示出兩個(gè)時(shí)鐘過渡170和171。第一過渡，加載過渡170捕獲來自掃描鏈中較早級寄存器的值，而第二過渡，捕獲過渡171快速捕獲從較早寄存器級傳播的值。數(shù)據(jù)波形188示出數(shù)據(jù)窗口 180和182，分別表示來自較早級寄存器的數(shù)據(jù)和快速捕獲的數(shù)據(jù)。在LOS掃描運(yùn)行中，掃描使能信號(hào)EN,示為波形178，在加載過渡170后但在捕獲過渡171之前，從邏輯高電平過渡到邏輯低電平。換句話說，掃描使能信號(hào)EN在兩個(gè)數(shù)據(jù)窗口 180和182之間過渡。應(yīng)該理解，掃描使能信號(hào)EN在LOS掃描運(yùn)行中作為時(shí)鐘信號(hào)被路由，如被路由通過IC上時(shí)鐘網(wǎng)絡(luò)。然而，路由掃描使能信號(hào)，EN通過IN上時(shí)鐘網(wǎng)絡(luò)可能是困難的。這里的實(shí)施例描述對于LOS實(shí)施更有效地路由使能信號(hào)的技術(shù)，使得LOS掃描運(yùn)行能夠按需要在單個(gè)掃描鏈上實(shí)施。圖2示出根據(jù)本發(fā)明一個(gè)實(shí)施例測試IC的示例性方法200。流程200從在操作210接收兩個(gè)時(shí)鐘信號(hào)開始。在步驟220，基于第一使能信號(hào)，一個(gè)時(shí)鐘信號(hào)被選擇為時(shí)鐘輸入信號(hào)。第一使能信號(hào)是在操作230中以時(shí)鐘輸入信號(hào)設(shè)定時(shí)鐘的，從而生成第二使能信號(hào)。根 據(jù)一個(gè)實(shí)施例，當(dāng)?shù)谝皇鼓苄盘?hào)在邏輯低電平，且當(dāng)時(shí)鐘輸入信號(hào)從邏輯低電平過渡到邏輯高電平時(shí)，第二使能信號(hào)從邏輯高電平過渡到邏輯低電平。在步驟240，對于IC中的掃描鏈，第一使能信號(hào)或第二使能信號(hào)被選擇為掃描使能信號(hào)。根據(jù)一個(gè)實(shí)施例，掃描使能信號(hào)是基于配置隨機(jī)存取存儲(chǔ)器(CRAM)位選擇的。根據(jù)另一個(gè)實(shí)施例，掃描使能信號(hào)是根據(jù)存儲(chǔ)在配置移位寄存器(CSR)中存儲(chǔ)的位選擇的，配置移位寄存器用于配置1C。作為示例性實(shí)施例，掃描鏈類似于圖IA中掃描鏈100，且測試矢量是通過掃描鏈移位的。圖3示出根據(jù)本發(fā)明一個(gè)實(shí)施例聯(lián)接到掃描鏈100A的示例性可測試性設(shè)計(jì)(DFT)塊300。應(yīng)該理解，掃描鏈100A操作基本類似于圖IA中掃描鏈100。DFT塊300包括存儲(chǔ)元件310、邏輯門320、和選擇器電路330。兩個(gè)時(shí)鐘信號(hào)，即，掃描時(shí)鐘和捕獲時(shí)鐘聯(lián)接到選擇器電路110的輸入端子102和104。如上所述，選擇器電路110基于在選擇器端子106接收的掃描使能信號(hào)EN，選擇兩個(gè)時(shí)鐘信號(hào)中的一個(gè)座位時(shí)鐘信號(hào)輸出108。還參考圖3，掃描使能信號(hào)，EN，聯(lián)接到存儲(chǔ)元件310、邏輯門320、和選擇器電路330。來自選擇器電路110的輸出108的時(shí)鐘信號(hào)聯(lián)接到存儲(chǔ)元件310的時(shí)鐘端子。在輸入端子312的使能信號(hào)EN是通過時(shí)鐘端子314的時(shí)鐘信號(hào)上升邊緣設(shè)定時(shí)鐘的。為了便利，上升時(shí)鐘邊緣用作活躍時(shí)鐘邊緣。然而，應(yīng)該理解，在許多情形中，下降時(shí)鐘邊緣也可用作活躍時(shí)鐘邊緣。設(shè)定時(shí)鐘號(hào)316聯(lián)接到邏輯門320。在該實(shí)施例中，使用OR門320。然而，應(yīng)該理解也可使用其他功能等效的邏輯門。類似地，使用OR門僅是示例性的，而不是為了限制本發(fā)明的保護(hù)范圍。邏輯門320的輸出334聯(lián)接到選擇器電路330。選擇器電路330選擇來自邏輯門320的輸出334或聯(lián)接到輸入端子332的使能信號(hào)EN。選擇器電路330所選的信號(hào)SCANEN是在輸出端子336輸出的。輸出336，SCANEN是基于在選擇器電路330的選擇端子340接收的輸入信號(hào)選擇的。在該實(shí)施例中，選擇端子340聯(lián)接到控制DFT塊300配置的CRAM位。輸出336處的SCANEN聯(lián)接到掃描鏈100A中選擇器電路。根據(jù)CRAM位的配置，掃描鏈100A可被配置運(yùn)行LOC或LOS掃描測試。在一個(gè)實(shí)施例中，LOS掃描是在當(dāng)CRAM位設(shè)定為邏輯高電平時(shí)執(zhí)行的。在另一個(gè)實(shí)施例中，LOC掃描是在當(dāng)CRAM位被設(shè)定為邏輯低電平時(shí)執(zhí)行的。該情形下，即使示出了 CRAM位，應(yīng)該理解，掃描鏈100A可以以其他相關(guān)配置位配置。在一個(gè)示例性實(shí)施例中，當(dāng)執(zhí)行LOS掃描測試時(shí)，掃描使能信號(hào)EN是在DFT塊300中設(shè)定時(shí)鐘的，而非以全局時(shí)鐘信號(hào)設(shè)定時(shí)鐘。作為對DFT塊300內(nèi)的掃描使能信號(hào)設(shè)定時(shí)鐘的結(jié)果，與路由作為全局時(shí)鐘信號(hào)的掃描信號(hào)關(guān)聯(lián)的總成本可減小。圖4示出根據(jù)本發(fā)明，可執(zhí)行不同實(shí)施例的PLD 400的示例性方框圖。可編程器件400包括邏輯區(qū)415和I/O元件410。I/O元件410可支持不同存儲(chǔ)器接口。其他輔助電路，如用于時(shí)鐘產(chǎn)生和時(shí)序的相鎖環(huán)(PLL) 425可位于核心邏輯區(qū)415外部，如在可編程器件400的拐角處和I/O元件410附近。邏輯區(qū)415可布置邏輯單元，其最基本可包括“邏輯元件”(LE)，或在更復(fù)雜水平上可包括可編程知識(shí)產(chǎn)權(quán)(IP)塊。應(yīng)該理解，不同的通用功能的專有配置常被稱為“IP芯”。LE可包括基于查詢表的邏輯區(qū)，且這些邏輯元件可分組到“邏輯陣列塊”(LAB)。邏輯元件和邏輯元件組或LAB可被配置執(zhí)行用戶所需邏輯功能。邏輯區(qū)415也可包括可配置運(yùn)行LOC或LOS掃描測試的DFT塊和掃描鏈，其類似于圖3的DFT塊300和掃描鏈100A。圖5根據(jù)本發(fā)明一個(gè)實(shí)施例更詳細(xì)示出圖4中PLD 400上的邏輯區(qū)415，其具有互連線522和DFT塊515A-515D。邏輯塊510A-510D可以是LE、LAB、IP塊或任何邏輯元件，其經(jīng)分組和配置執(zhí)行特定功能。每個(gè)邏輯塊510A-510D彼此通過互連線522連接。DFT515A-515D分別設(shè)置在邏輯塊510A-510D內(nèi)。根據(jù)一個(gè)實(shí)施例，每個(gè)DFT塊515A-51 都類似于具有圖3中選擇器電路110的DFT塊300。在圖5的實(shí)施例中，每個(gè)DFT塊515A-515D 用于測試邏輯區(qū)415內(nèi)的測試互連線522。由每個(gè)邏輯塊510A-510D從互連線522接收的信號(hào)分別由DFT塊515A-51 設(shè)定時(shí)鐘。在圖5所示的實(shí)施例中，每個(gè)邏輯塊510A-510D包括多個(gè)邏輯元件512A-512D，其可被聯(lián)接以執(zhí)行不同邏輯功能。應(yīng)該理解，可出現(xiàn)在每個(gè)邏輯塊510A-510D中并在邏輯區(qū)415內(nèi)的其他元件沒有示出，以便避免不必要地模糊本發(fā)明。還應(yīng)該理解，更多或更少的邏輯塊510A-510D可出現(xiàn)在邏輯區(qū)415中。至此，該實(shí)施例是參考集成電路描述的。這里所述的方法和設(shè)備可包括到任何合適電路中。例如，所述方法和設(shè)備可包括到無數(shù)類型的器件中，如微處理器或可編程邏輯器件。示例性可編程邏輯器件包括可編程陣列邏輯(PAL)、可編程邏輯陣列(PLA)、現(xiàn)場可編程邏輯陣列(FPLA)、電可編程邏輯器件(EPLD)，電可擦除可編程邏輯器件(EEPLD)、邏輯單元陣列(LCA)、現(xiàn)場可編程門陣列(FPGA)、專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)、專用集成電路(ASIC)、等
坐寸o這里所述的可編程邏輯器件可以是數(shù)據(jù)處理系統(tǒng)的一部分，其包括一個(gè)或更多下列元件處理器、存儲(chǔ)器、I/O電路、外圍設(shè)備。數(shù)據(jù)處理系統(tǒng)可在更廣泛的應(yīng)用中使用，如計(jì)算機(jī)網(wǎng)絡(luò)化、數(shù)據(jù)網(wǎng)絡(luò)化、儀器、視頻處理、數(shù)字信號(hào)處理、或其中希望使用可編程或可再編程邏輯優(yōu)點(diǎn)的任何合適的其他應(yīng)用?？删幊踢壿嬈骷捎糜趫?zhí)行多種不同邏輯功能。例如，可編程邏輯器件可配置為處理器或控制器，其與系統(tǒng)處理器配合工作?？删幊踢壿嬈骷部捎米髋袥Q對數(shù)據(jù)處理系統(tǒng)中共享資源訪問的判決器(arbiter)。在又一個(gè)例子中，可編程邏輯器件可配置為處理器和系統(tǒng)中另一個(gè)組件之間的接口。在一個(gè)實(shí)施例中，可編程邏輯器件可以是本申請受讓人所擁有的器件族中的一種。雖然方法操作是以特定順序說明的，但應(yīng)該理解其他操作可在所述操作之間執(zhí)行，所述操作可調(diào)節(jié)，以便其在稍微不同的時(shí)間產(chǎn)生，或所述操作可分布在系統(tǒng)中，這允許處理操作以與處理關(guān)聯(lián)的不同的間隔的產(chǎn)生，只要整體(overlay)操作的處理是以所需方式執(zhí)行的。雖然為了理解的清晰性，在一定程度上詳細(xì)描述了本發(fā)明，但顯然可在權(quán)利要求的保護(hù)的范圍內(nèi)做出一定程度的改變和修改。因此，本發(fā)命的實(shí)施例被當(dāng)作示例性的而非限制性的，且本發(fā)明不限于這里給出的細(xì)節(jié)，而是可在權(quán)利要求及其等同物的范圍內(nèi)做出修改。
權(quán)利要求
1.一種電路塊,其包括 第一選擇器電路，其被聯(lián)接以接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)和使能信號(hào)，其中所述選擇器電路可被操作以基于所述使能信號(hào)輸出所述第一時(shí)鐘信號(hào)或所述第二時(shí)鐘信號(hào); 存儲(chǔ)元件，其被聯(lián)接以接收所述第一選擇器電路的輸出作為時(shí)鐘輸入信號(hào)，其中所述存儲(chǔ)元件進(jìn)一步被聯(lián)接以接收所述使能信號(hào)； 邏輯門，其被聯(lián)接以接收來自所述存儲(chǔ)元件的輸出，其中所述邏輯門進(jìn)一步被聯(lián)接以接收所述使能信號(hào)；以及 第二選擇器電路，其被聯(lián)接以接收來自所述邏輯門的輸出，其中所述第二選擇器電路進(jìn)一步被聯(lián)接以接收所述使能信號(hào)，其中所述第二選擇器電路可被操作以輸出掃描使能信號(hào)。
2.根據(jù)權(quán)利要求I所述的電路塊，其進(jìn)一步包括 掃描鏈，其被聯(lián)接以從所述第一選擇器電路接收所述掃描使能信號(hào)和所述時(shí)鐘輸入信號(hào)。
3.根據(jù)權(quán)利要求2所述的電路塊，其中所述掃描鏈包括 多個(gè)存儲(chǔ)元件，其被聯(lián)接在一起從而形成多個(gè)存儲(chǔ)元件級；以及 多個(gè)選擇器電路，其中所述多個(gè)選擇器電路中的每個(gè)選擇器電路都與所述多個(gè)存儲(chǔ)元件中相應(yīng)存儲(chǔ)元件關(guān)聯(lián)并聯(lián)接到所述相應(yīng)存儲(chǔ)元件的輸入端子，其中所述多個(gè)選擇器電路中的每個(gè)選擇器電路都可基于掃描使能信號(hào)被操作，以選擇性聯(lián)接測試矢量或用戶輸入矢量中的一個(gè)到與其關(guān)聯(lián)的存儲(chǔ)元件，從而測試邏輯電路。
4.根據(jù)權(quán)利要求I所述的電路塊，其中所述第二選擇器電路被聯(lián)接到可配置存儲(chǔ)器位，且其中所述第二選擇器電路可被操作以基于所述可配置存儲(chǔ)器位輸出所述使能信號(hào)或來自所述邏輯門的輸出。
5.根據(jù)權(quán)利要求I所述的電路塊，其中所述第一時(shí)鐘信號(hào)是掃描時(shí)鐘信號(hào)，而所述第二時(shí)鐘信號(hào)是捕獲時(shí)鐘信號(hào)。
6.根據(jù)權(quán)利要求I所述的電路塊，其被集成到可編程邏輯器件，即PLD，中。
7.根據(jù)權(quán)利要求6所述的電路塊，其包括 在所述PLD上的多個(gè)互連線。
8.一種集成電路，即1C，其包括 存儲(chǔ)元件，其可被操作以基于使能信號(hào)和時(shí)鐘信號(hào)產(chǎn)生設(shè)定時(shí)鐘的輸出； 邏輯電路，其被聯(lián)接以接收所述使能信號(hào)和來自所述存儲(chǔ)元件的時(shí)鐘輸出；以及 第一選擇器電路，其可被操作以輸出所述使能信號(hào)和來自所述邏輯電路的輸出中的一個(gè)作為掃描鏈的掃描使能信號(hào)。
9.根據(jù)權(quán)利要求8所述的1C，其中所述邏輯電路包括OR門。
10.根據(jù)權(quán)利要求8所述的1C，其中所述第一選擇器電路的選擇端子被聯(lián)接到配置隨機(jī)存取存儲(chǔ)器位，即CRAM位，或配置移位寄存器，即CSR，中的一個(gè)。
11.根據(jù)權(quán)利要求8所述的1C，其進(jìn)一步包括 第二選擇器電路，其被聯(lián)接從而接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，其中所述第二選擇器電路可被操作以基于所述使能信號(hào)選擇所述第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)中的一個(gè)作為在所述存儲(chǔ)元件接收的時(shí)鐘輸入信號(hào)。
12.根據(jù)權(quán)利要求11所述的1C，其中所述第一時(shí)鐘信號(hào)是掃描時(shí)鐘信號(hào)，而所述第二時(shí)鐘信號(hào)是捕獲時(shí)鐘信號(hào)。
13.根據(jù)權(quán)利要求8所述的1C，其中所述掃描鏈被聯(lián)接從而接收測試矢量。
14.根據(jù)權(quán)利要求8所述的1C，其中所述掃描使能信號(hào)被聯(lián)接到所述掃描鏈中多個(gè)選擇器電路的使能輸入。
15.—種測試電路的方法,其包括 接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)； 基于第一使能信號(hào)選擇所述第一時(shí)鐘信號(hào)或所述第二時(shí)鐘信號(hào)作為時(shí)鐘輸入信號(hào)； 以所述時(shí)鐘信號(hào)作為所述第一使能信號(hào)的時(shí)鐘，從而產(chǎn)生第二使能信號(hào)，其中當(dāng)所述第一使能信號(hào)處于第二邏輯電平且所述時(shí)鐘信號(hào)從所述第二邏輯電平過渡到第一邏輯電平后，所述第二使能信號(hào)從所述第一邏輯電平過渡到所述第二邏輯電平；以及 選擇所述第一使能信號(hào)或所述第二使能信號(hào)作為所述電路中掃描鏈的掃描使能信號(hào)。
16.根據(jù)權(quán)利要求15所述的方法，其中當(dāng)所述第一使能信號(hào)從所述第二邏輯電平過渡到所述第一邏輯電平時(shí)，所述第二使能信號(hào)從所述第二邏輯電平過渡到所述第一邏輯電平。
17.根據(jù)權(quán)利要求15所述的方法，其中選擇所述第一使能信號(hào)或所述第二使能信號(hào)是基于配置隨機(jī)存取存儲(chǔ)器位，即CRAM位，進(jìn)行的。
18.根據(jù)權(quán)利要求15所述的方法，進(jìn)一步包括 通過所述掃描鏈移位測試矢量，其中所述測試矢量的第一過渡捕獲來自所述掃描鏈中的前一寄存器級的值，其中所述測試矢量的第二過渡在后續(xù)寄存器級快速捕獲來自所述前一寄存器級傳播的值。
19.根據(jù)權(quán)利要求18所述的方法，其中所述第一過渡是加載過渡，而所述第二過渡是捕獲過渡。
20.根據(jù)權(quán)利要求19所述的方法，其中所述第二使能信號(hào)在所述捕獲過渡之前從所述第一邏輯電平過渡到所述第二邏輯電平。
全文摘要
本發(fā)明公開了測試集成電路(IC)的電路和方法。公開的電路塊包括被聯(lián)接從而接收使能信號(hào)和兩個(gè)時(shí)鐘信號(hào)的選擇器電路?；诮邮盏氖鼓苄盘?hào)，兩個(gè)時(shí)鐘信號(hào)之一被選擇作為選擇器電路的輸出。存儲(chǔ)元件被聯(lián)接以接收使能信號(hào)和選擇器電路的輸出作為時(shí)鐘輸入信號(hào)。邏輯門被聯(lián)接以接收存儲(chǔ)元件的輸出和使能信號(hào)。另一個(gè)選擇器電路被聯(lián)接以接收來自邏輯門的輸出和使能信號(hào)。選擇器電路選擇邏輯門的輸出或使能信號(hào)作為IC上掃描鏈的掃描使能信號(hào)。
文檔編號(hào)G01R31/28GK102680881SQ20121006322
公開日2012年9月19日 申請日期2012年3月12日 優(yōu)先權(quán)日2011年3月11日
發(fā)明者J·G·達(dá)斯蒂達(dá)爾, K·R·坎蒂普迪 申請人:阿爾特拉公司