專利名稱：一種檢測(cè)fpga單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及航天技術(shù)領(lǐng)域，特別涉及一種檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置及方法。
背景技術(shù)：
單粒子效應(yīng)(Single event effect),又稱單事件效應(yīng),是指高能帶電粒子在器件的靈敏區(qū)內(nèi)產(chǎn)生大量帶電粒子的現(xiàn)象。當(dāng)能量足夠大的粒子射入集成電路時(shí)，由于電離效 應(yīng)(包括次級(jí)粒子的)，集成電路會(huì)產(chǎn)生數(shù)量極多的電離空穴——電子對(duì)，引起半導(dǎo)體器件的軟錯(cuò)誤，使邏輯器件和存儲(chǔ)器產(chǎn)生單粒子翻轉(zhuǎn)，使CMOS器件產(chǎn)生單粒子閉鎖，甚至出現(xiàn)單粒子永久損傷的現(xiàn)象。航天器在空間中飛行時(shí)，會(huì)一直處在帶電粒子構(gòu)成的輻射環(huán)境中。空間輻射環(huán)境中的高能質(zhì)子、a粒子和重離子等都能導(dǎo)致航天器電子系統(tǒng)中的半導(dǎo)體器件發(fā)生單粒子效應(yīng)，嚴(yán)重影響航天器的可靠性和壽命。即使帶電粒子在航天器電子系統(tǒng)中產(chǎn)生的是瞬時(shí)擾動(dòng)或軟錯(cuò)誤，對(duì)某些應(yīng)用系統(tǒng)而言，可能也是致命的，如微處理器、FPGA等會(huì)因?yàn)閱瘟Ｗ訑_動(dòng)而中斷正常功能，這很有可能會(huì)導(dǎo)致災(zāi)難性的事故。國(guó)內(nèi)外的航天實(shí)踐表明，因各種原因造成的航天器故障中，單粒子效應(yīng)引起的約占38%，是誘發(fā)航天器異常的主要輻射效應(yīng)之一。特別是隨著半導(dǎo)體工藝尺寸的不斷縮小，國(guó)內(nèi)外的地面模擬試驗(yàn)也證實(shí)，大氣中子也會(huì)導(dǎo)致航空和地面電子系統(tǒng)中的FPGA、SRAM等芯片發(fā)生單粒子效應(yīng)?；赟RAM的FPGA在發(fā)明之后，由于其可編程、可動(dòng)態(tài)配置、靈活性高等優(yōu)點(diǎn)，得到了迅速的大規(guī)模應(yīng)用。但隨著芯片工藝尺寸的減小，其在外太空高能粒子或大氣中子的作用下，單粒子效應(yīng)發(fā)生頻次逐步增加，給基于FPGA的電子系統(tǒng)的可靠性應(yīng)用提出了極大的挑戰(zhàn)。因此，必須在對(duì)FPGA單粒子效應(yīng)進(jìn)行全面測(cè)試的基礎(chǔ)上，采用有效的防護(hù)設(shè)計(jì)方法，并經(jīng)過后續(xù)試驗(yàn)驗(yàn)證，才能最大限度地保證電子系統(tǒng)免受單粒子效應(yīng)的危害。而開發(fā)有效的FPGA單粒子效應(yīng)測(cè)試方法及裝置，必然是開展相應(yīng)單粒子效應(yīng)試驗(yàn)測(cè)試、防護(hù)設(shè)計(jì)方法研究和加固措施驗(yàn)證試驗(yàn)的如提和基礎(chǔ)。在已有的專利申請(qǐng)中，只涉及到了 FPGA單粒子翻轉(zhuǎn)效應(yīng)的檢測(cè)，如由中國(guó)人民解放軍國(guó)防科技大學(xué)申請(qǐng)的名稱為“現(xiàn)場(chǎng)可編程邏輯門陣列中單粒子翻轉(zhuǎn)的檢測(cè)方法及裝置”、申請(qǐng)?zhí)枮椤?00910043425. X”的中國(guó)專利申請(qǐng)，提出了一種基于FPGA配置幀回讀方式的單粒子翻轉(zhuǎn)檢測(cè)方法，但并未提及FPGA內(nèi)部邏輯功能的時(shí)序特性對(duì)單粒子效應(yīng)的影響。而隨著FPGA工作頻率的提高，芯片的工作時(shí)序?qū)瘟Ｗ有?yīng)的測(cè)試、防護(hù)及其驗(yàn)證試驗(yàn)提出了新的要求。因此，必須基于FPGA內(nèi)部邏輯功能的時(shí)序特性來研究其單粒子效應(yīng)，才能全面揭示其單粒子效應(yīng)的危害，從而設(shè)計(jì)相應(yīng)防護(hù)方法提高其應(yīng)用可靠性。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)無(wú)法檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的缺陷，從而提出了一種檢測(cè)裝置與檢測(cè)方法。為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置，包括FPGA測(cè)試電路11、時(shí)序控制電路12和上位機(jī)控制模塊13 ;其中，所述的時(shí)序控制電路12連接到所述的FPGA測(cè)試電路11，所述的FPGA測(cè)試電路11連接到所述的上位機(jī)控制模塊13 ;在測(cè)試過程中，所述的FPGA測(cè)試電路11、時(shí)序控制電路12分別與外部的被測(cè)FPGA 14相連，而所述的時(shí)序控制電路12還要連接到外部的單粒子效應(yīng)試驗(yàn)裝置15上；所述的時(shí)序控制電路12生成用于所述被測(cè)FPGA 14的工作時(shí)序控制信號(hào)以及用于所述單粒子效應(yīng)試驗(yàn)裝置15的輻射時(shí)序控制信號(hào)；所述的FPGA測(cè)試電路11用于保存所述被測(cè)FPGA 14的配置數(shù)據(jù)，并實(shí)現(xiàn)所述配置數(shù)據(jù)在所述被測(cè)FPGA14上的配置與回讀；還用于與所述被測(cè)FPGA 14以及上位機(jī)控制模塊13的數(shù)據(jù)傳輸，以及對(duì)所述時(shí)序控制電路12的觸發(fā)；所述的上位機(jī)控制模塊13用于控制所述FPGA測(cè)試電路11，以及對(duì)在不同工作狀態(tài)下被測(cè)FPGA 14的配置數(shù)據(jù)、工作數(shù)據(jù)分別加以比較。上述技術(shù)方案中，所述的FPGA測(cè)試電路11包括主控FPGA21、Flash存儲(chǔ)器22和USB接口芯片23 ;其中，所述的USB接口芯片23用于實(shí)現(xiàn)所述主控FPGA21和所述上位機(jī)控制模塊13之間的通信；所述的Flash存儲(chǔ)器22用于存儲(chǔ)被測(cè)FPGA 14的配置數(shù)據(jù)；所述的主控FPGA21所實(shí)現(xiàn)的控制功能包括實(shí)現(xiàn)對(duì)被測(cè)FPGA14的配置和回讀，與被測(cè)FPGA14實(shí)現(xiàn)功能上的數(shù)據(jù)傳輸，觸發(fā)時(shí)序控制電路12 ;將被測(cè)FPGA14所生成的實(shí)驗(yàn)數(shù)據(jù)傳送到上位機(jī)控制模塊13。上述技術(shù)方案中，所述的時(shí)序控制電路12包括第一脈沖發(fā)生器31、第二脈沖發(fā)生器32、試驗(yàn)裝置接口電路33和延遲器34 ;其中，所述第一脈沖發(fā)生器31產(chǎn)生實(shí)驗(yàn)所需的輻照時(shí)序控制信號(hào)，用于控制所述單粒子效應(yīng)輻照試驗(yàn)裝置15的輻照狀態(tài)；所述的試驗(yàn)裝置接口電路33用于對(duì)所述第一脈沖發(fā)生器31做電平轉(zhuǎn)換；所述第二脈沖發(fā)生器32產(chǎn)生被測(cè)FPGA14的工作時(shí)序信號(hào)，以控制所述被測(cè)FPGA14的工作狀態(tài)；所述延遲器34用于抵消兩路時(shí)序控制信號(hào)之間的時(shí)間差。上述技術(shù)方案中，所述的上位機(jī)控制模塊13包括FPGA配置、回讀、比較功能單元，以及FPGA輸出數(shù)據(jù)采集分析單元；所述的FPGA配置、回讀、比較功能單元向所述FPGA測(cè)試電路11中的主控FPGA21發(fā)出控制命令，由所述主控FPGA 21將保存在所述Flash存儲(chǔ)器22中的配置數(shù)據(jù)配置到被測(cè)FPGA14上以及從被測(cè)FPGA14回讀配置數(shù)據(jù)；對(duì)回讀得到的配置數(shù)據(jù)與原始的配置數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果分析數(shù)據(jù)的異同；
所述的FPGA輸出數(shù)據(jù)采集分析單元向FPGA測(cè)試電路11中的主控FPGA 21發(fā)出控制命令，由所述主控FPGA21觸發(fā)時(shí)序控制電路12，以及通過FPGA測(cè)試電路11采集被測(cè)FPGA 14所輸出的數(shù)據(jù)；對(duì)被測(cè)FPGA 14在正常條件下工作時(shí)所產(chǎn)生的數(shù)據(jù)與在輻照條件下工作時(shí)產(chǎn)生的數(shù)據(jù)進(jìn)行比較、分析。本發(fā)明還提供了一種應(yīng)用于所述的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置的方法，包括
步驟I)、設(shè)置FPGA測(cè)試電路11，將預(yù)先生成的被測(cè)FPGA14的配置數(shù)據(jù)文件寫入所述FPGA測(cè)試電路11的Flash存儲(chǔ)器22，并配置主控FPGAll和USB接口芯片13 ；步驟2)、設(shè)置時(shí)序控制電路12，使其能生成被測(cè)FPGA工作時(shí)序控制信號(hào)和輻照時(shí)序控制信號(hào)；步驟3)、所述上位機(jī)控制模塊13發(fā)送指令從所述Flash存儲(chǔ)器22讀出配置數(shù)據(jù)，并寫入被測(cè)FPGA14的配置位；步驟4)、所述上位機(jī)控制模塊13發(fā)送指令以觸發(fā)時(shí)序控制電路12 ；步驟5)、所述被測(cè)FPGA14開始工作，并受到外部的單粒子效應(yīng)試驗(yàn)裝置15所產(chǎn)生的同步輻照，上位機(jī)控制模塊13通過所述FPGA測(cè)試電路11收到所述被測(cè)FPGA14在輻射條件下工作時(shí)的輸出數(shù)據(jù)； 步驟6)、所述上位機(jī)控制模塊13將步驟5)中得到的數(shù)據(jù)與被測(cè)FPGA正常工作條件下的輸出數(shù)據(jù)進(jìn)行比較，計(jì)算功能數(shù)據(jù)錯(cuò)誤率；步驟7)、回讀被測(cè)FPGA的配置數(shù)據(jù)至所述上位機(jī)控制模塊13 ；步驟8)、所述上位機(jī)控制模塊13將步驟7)中得到的回讀數(shù)據(jù)與原始配置數(shù)據(jù)進(jìn)行比較，計(jì)算配置數(shù)據(jù)錯(cuò)誤率；步驟9)、所述上位機(jī)控制模塊13對(duì)步驟6)得到的功能數(shù)據(jù)錯(cuò)誤率和步驟8)中所得到的配置數(shù)據(jù)錯(cuò)誤率進(jìn)行比較分析，評(píng)估該時(shí)序條件下單粒子效應(yīng)對(duì)被測(cè)FPGA14功能的影響；步驟10)、更改步驟2)中所設(shè)置的輻照時(shí)序控制信號(hào)，改變其與被測(cè)FPGA工作時(shí)序控制信號(hào)之間的對(duì)應(yīng)關(guān)系，然后重復(fù)上述試驗(yàn)步驟3)-步驟9)，得到當(dāng)前時(shí)序條件下的實(shí)驗(yàn)結(jié)果；步驟11)、根據(jù)需要生成多個(gè)時(shí)序條件下的實(shí)驗(yàn)結(jié)果，綜合這些實(shí)驗(yàn)結(jié)果，分析被測(cè)FPGA在多個(gè)工作時(shí)間或工作狀態(tài)下受輻照的單粒子效應(yīng)表現(xiàn)，計(jì)算配置數(shù)據(jù)錯(cuò)誤率和功能數(shù)據(jù)錯(cuò)誤率隨輻照時(shí)序的變化關(guān)系，從而評(píng)估其危害。本發(fā)明的優(yōu)點(diǎn)在于I.本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的方法及裝置將單粒子效應(yīng)試驗(yàn)的輻照時(shí)序與被測(cè)FPGA的工作時(shí)序同步，實(shí)現(xiàn)對(duì)被測(cè)FPGA不同工作時(shí)間段的可控輻照測(cè)試，從而研究被測(cè)FPGA在不同工作時(shí)間或工作狀態(tài)下的單粒子效應(yīng)。2.本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的方法及裝置將所有試驗(yàn)數(shù)據(jù)都保存至上位機(jī)，方便查找分析，數(shù)據(jù)分析過程也在上位機(jī)完成，更直觀可靠，并能有效節(jié)約主控FPGA的資源和功耗。3.本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的方法及裝置具有結(jié)構(gòu)簡(jiǎn)單、成本低廉、操作方便的特點(diǎn)。


圖I是在一個(gè)實(shí)施例中，本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置的結(jié)構(gòu)圖；圖2是在一個(gè)實(shí)施例中，本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置中的FPGA測(cè)試電路的結(jié)構(gòu)示意圖3是在一個(gè)實(shí)施例中，本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置中的時(shí)序控制電路的結(jié)構(gòu)示意圖；圖4是在一個(gè)實(shí)施例中，本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置中的上位機(jī)控制模塊的功能示意圖。
具體實(shí)施例方式現(xiàn)結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的描述。在圖I中，給出了在一個(gè)實(shí)施例中，本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性 關(guān)系的裝置的結(jié)構(gòu)圖，該裝置包括FPGA測(cè)試電路11、時(shí)序控制電路12和上位機(jī)控制模塊13 ;其中，所述的時(shí)序控制電路12連接到所述的FPGA測(cè)試電路11，而所述的FPGA測(cè)試電路11則連接到所述的上位機(jī)控制模塊13。在測(cè)試過程中，所述的FPGA測(cè)試電路11、時(shí)序控制電路12分別與外部的被測(cè)FPGA 14相連，而所述的時(shí)序控制電路12還要連接到外部的單粒子效應(yīng)試驗(yàn)裝置15上。下面對(duì)本發(fā)明的裝置中的各個(gè)部件做進(jìn)一步的說明。參考圖2，本發(fā)明的FPGA測(cè)試電路11包括主控FPGA 21、Flash存儲(chǔ)器22和USB接口芯片23 ;其中，USB接口芯片23用于實(shí)現(xiàn)主控FPGA 21和所述上位機(jī)控制模塊13的通信，包括接收所述上位機(jī)控制模塊13發(fā)出的指令和向上位機(jī)控制模塊13傳輸試驗(yàn)數(shù)據(jù)。Flash存儲(chǔ)器22用于存儲(chǔ)被測(cè)FPGA 14的配置數(shù)據(jù)，在接收到配置指令后，F(xiàn)lash存儲(chǔ)器22所存儲(chǔ)的配置數(shù)據(jù)通過主控FPGA21配置到被測(cè)FPGA14。主控FPGA21通過接收上位機(jī)控制模塊13所發(fā)出的指令實(shí)現(xiàn)控制功能，所述的控制功能包括I.通過被測(cè)FPGA14的SelectMAP接口方式(為被測(cè)FPGA的一種配置方式)實(shí)現(xiàn)對(duì)被測(cè)FPGA的配置和回讀；2.與被測(cè)FPGA 14實(shí)現(xiàn)和所述被測(cè)FPGA的功能有關(guān)的數(shù)據(jù)傳輸，其中所述的“功能”由用戶設(shè)定，通過配置數(shù)據(jù)實(shí)現(xiàn)。例如使被測(cè)FPGA實(shí)現(xiàn)一個(gè)編碼器的功能，則主控FPGA21向被測(cè)FPGA 14發(fā)送一串?dāng)?shù)據(jù)，通過編碼后再讀取回來；3.觸發(fā)時(shí)序控制電路12 ;4.將被測(cè)FPGA 14所生成的實(shí)驗(yàn)數(shù)據(jù)傳送到上位機(jī)控制模塊13。如圖3所示，時(shí)序控制電路12包括第一脈沖發(fā)生器31、第二脈沖發(fā)生器32、試驗(yàn)裝置接口電路33和延遲器34。第一脈沖發(fā)生器31產(chǎn)生試驗(yàn)所需的輻照時(shí)序控制信號(hào)，用于控制單粒子效應(yīng)輻照試驗(yàn)裝置(一般為重離子加速器或脈沖激光輻照裝置)的輻照狀態(tài)，由于第一脈沖發(fā)生器31產(chǎn)生的信號(hào)與單粒子效應(yīng)試驗(yàn)裝置15的控制信號(hào)電平要求不匹配，因此需要所述的試驗(yàn)裝置接口電路33進(jìn)行電平轉(zhuǎn)換。第二脈沖發(fā)生器32產(chǎn)生被測(cè)FPGA的工作時(shí)序信號(hào)，用于控制被測(cè)FPGA的工作狀態(tài)，其后需要延遲器34用于抵消兩路時(shí)序控制信號(hào)之間固有的時(shí)間差。兩個(gè)脈沖發(fā)生器用同一時(shí)鐘信號(hào)進(jìn)行同步，在收到FPGA測(cè)試電路11發(fā)來的觸發(fā)信號(hào)后開始工作。如圖4所示，本發(fā)明的上位機(jī)控制模塊13包括兩大功能，一是對(duì)被測(cè)FPGA中的配置數(shù)據(jù)的處理，由FPGA配置、回讀、比較功能單元完成這一功能；二是被測(cè)FPGA在工作時(shí)所輸出的數(shù)據(jù)的處理，由FPGA輸出數(shù)據(jù)采集分析單元完成這一功能。對(duì)被測(cè)FPGA中的配置數(shù)據(jù)的處理包括向FPGA測(cè)試電路11中的主控FPGA21發(fā)出控制命令，由主控FPGA21將保存在Flash存儲(chǔ)器22中的配置數(shù)據(jù)配置到被測(cè)FPGA14上以及從被測(cè)FPGA14回讀配置數(shù)據(jù)；對(duì)回讀得到的配置數(shù)據(jù)與原始的配置數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果分析數(shù)據(jù)的異同。對(duì)被測(cè)FPGA在工作時(shí)所輸出的數(shù)據(jù)的處理包括向FPGA測(cè)試電路11中的主控FPGA21發(fā)出控制命令，由主控FPGA21觸發(fā)時(shí)序控制電路，以及通過FPGA測(cè)試電路11采集被測(cè)FPGA14所輸出的數(shù)據(jù)；對(duì)被測(cè)FPGA14在正常條件下工作時(shí)所產(chǎn)生的數(shù)據(jù)與在輻照條件下工作時(shí)產(chǎn)生的數(shù)據(jù)進(jìn)行比較、分析。以上是對(duì)本發(fā)明的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置的說明，下面對(duì)以該裝置為基礎(chǔ)的方法的相關(guān)步驟描述如下(I)設(shè)置FPGA測(cè)試電路11，將預(yù)先生成的被測(cè)FPGA14的配置數(shù)據(jù)文件燒入FPGA測(cè)試電路11的Flash存儲(chǔ)器22，配置主控FPGAl I使其能夠?qū)崿F(xiàn)控制功能，配置USB接口芯 片13使其能夠?qū)崿F(xiàn)數(shù)據(jù)傳輸功能；(2)設(shè)置時(shí)序控制電路12，使其能生成合適的被測(cè)FPGA工作時(shí)序控制信號(hào)和輻照時(shí)序控制信號(hào)；(3)上位機(jī)控制模塊13發(fā)送指令從Flash存儲(chǔ)器22讀出配置數(shù)據(jù)，通過SelectMAP模式寫入被測(cè)FPGA14配置位；(4)上位機(jī)控制模塊13發(fā)送指令以觸發(fā)時(shí)序控制電路12 ；(5)被測(cè)FPGA開始工作，并受到外部的單粒子效應(yīng)試驗(yàn)裝置15所產(chǎn)生的同步輻照，上位機(jī)控制模塊13通過FPGA測(cè)試電路11收到被測(cè)FPGA14在輻射條件下工作時(shí)的輸出數(shù)據(jù)；(6)上位機(jī)控制模塊13將(5)中得到的數(shù)據(jù)與被測(cè)FPGA正常工作(不輻照)條件下的輸出數(shù)據(jù)進(jìn)行比較，計(jì)算功能數(shù)據(jù)錯(cuò)誤率；(7)回讀被測(cè)FPGA的配置數(shù)據(jù)至上位機(jī)控制模塊13 ；(8)上位機(jī)控制模塊13將(7)中得到的回讀數(shù)據(jù)與原始配置數(shù)據(jù)進(jìn)行比較，計(jì)算配置數(shù)據(jù)錯(cuò)誤率；(9)上位機(jī)控制模塊13對(duì)(6)和⑶中所得到的兩組數(shù)據(jù)的比較結(jié)果(錯(cuò)誤率)進(jìn)行比較分析，計(jì)算功能數(shù)據(jù)錯(cuò)誤與配置數(shù)據(jù)錯(cuò)誤的比率，從而評(píng)估該時(shí)序條件下單粒子效應(yīng)對(duì)被測(cè)FPGA功能的影響，比率越大，說明此時(shí)發(fā)生單粒子效應(yīng)對(duì)FPGA功能的危害越大。本步驟中所提到的時(shí)序條件是指輻照時(shí)序與被測(cè)FPGA的工作時(shí)序之間的對(duì)應(yīng)關(guān)系。(10)更改⑵中輻照時(shí)序控制信號(hào)，改變其與被測(cè)FPGA工作時(shí)序控制信號(hào)之間的對(duì)應(yīng)關(guān)系，然后重復(fù)上述試驗(yàn)步驟(3)-(9)，得到當(dāng)前時(shí)序條件下的實(shí)驗(yàn)結(jié)果；(11)根據(jù)需要生成多個(gè)時(shí)序條件下的實(shí)驗(yàn)結(jié)果，綜合這些實(shí)驗(yàn)結(jié)果，分析被測(cè)FPGA在不同工作時(shí)間或工作狀態(tài)下受輻照的單粒子效應(yīng)表現(xiàn)，計(jì)算配置數(shù)據(jù)錯(cuò)誤率和功能數(shù)據(jù)錯(cuò)誤率隨輻照時(shí)序的變化關(guān)系，從而評(píng)估其危害。例如對(duì)于一個(gè)實(shí)現(xiàn)編碼器功能的被測(cè)FPGA進(jìn)行試驗(yàn)，分別在編碼前數(shù)據(jù)輸入時(shí)、編碼中數(shù)據(jù)處理時(shí)及編碼后數(shù)據(jù)輸出時(shí)進(jìn)行輻照試驗(yàn)，分別計(jì)算三次試驗(yàn)的功能數(shù)據(jù)錯(cuò)誤與配置數(shù)據(jù)錯(cuò)誤的比率，從而判斷這三個(gè)時(shí)段發(fā)生單粒子效應(yīng)對(duì)FPGA功能的影響。最后所應(yīng)說明的是，以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非限制。盡管參照實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，都不脫離本發(fā)明技術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中
權(quán)利要求
1.一種檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置，其特征在于，包括FPGA測(cè)試電路(11)、時(shí)序控制電路(12)和上位機(jī)控制模塊(13);其中， 所述的時(shí)序控制電路(12)連接到所述的FPGA測(cè)試電路(11)，所述的FPGA測(cè)試電路(11)連接到所述的上位機(jī)控制模塊(13);在測(cè)試過程中，所述的FPGA測(cè)試電路(11)、時(shí)序控制電路(12)分別與外部的被測(cè)FPGA(H)相連，而所述的時(shí)序控制電路(12)還要連接到外部的單粒子效應(yīng)試驗(yàn)裝置(15)上； 所述的時(shí)序控制電路(12)生成用于所述被測(cè)FPGA(H)的工作時(shí)序控制信號(hào)以及用于所述單粒子效應(yīng)試驗(yàn)裝置(15)的輻射時(shí)序控制信號(hào)； 所述的FPGA測(cè)試電路(11)用于保存所述被測(cè)FPGA(H)的配置數(shù)據(jù)，并實(shí)現(xiàn)所述配置數(shù)據(jù)在所述被測(cè)FPGA(H)上的配置與回讀；還用于與所述被測(cè)FPGA(H)以及上位機(jī)控制 模塊(13)的數(shù)據(jù)傳輸，以及對(duì)所述時(shí)序控制電路(12)的觸發(fā)； 所述的上位機(jī)控制模塊(13)用于控制所述FPGA測(cè)試電路(11)，以及對(duì)在不同工作狀態(tài)下被測(cè)FPGA(H)的配置數(shù)據(jù)、工作數(shù)據(jù)分別加以比較。
2.根據(jù)權(quán)利要求I所述的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置，其特征在于，所述的FPGA測(cè)試電路(11)包括主控FPGA(21)、Flash存儲(chǔ)器(22)和USB接口芯片(23);其中， 所述的USB接口芯片(23)用于實(shí)現(xiàn)所述主控FPGA(21)和所述上位機(jī)控制模塊(13)之間的通信；所述的Flash存儲(chǔ)器(22)用于存儲(chǔ)被測(cè)FPGA(H)的配置數(shù)據(jù)；所述的主控FPGA(21)所實(shí)現(xiàn)的控制功能包括實(shí)現(xiàn)對(duì)被測(cè)FPGA(H)的配置和回讀，與被測(cè)FPGA(H)實(shí)現(xiàn)功能上的數(shù)據(jù)傳輸，觸發(fā)時(shí)序控制電路(12);將被測(cè)FPGA(H)所生成的實(shí)驗(yàn)數(shù)據(jù)傳送到上位機(jī)控制模塊(13)。
3.根據(jù)權(quán)利要求I所述的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置，其特征在于，所述的時(shí)序控制電路(12)包括第一脈沖發(fā)生器(31)、第二脈沖發(fā)生器(32)、試驗(yàn)裝置接口電路(33)和延遲器(34);其中， 所述第一脈沖發(fā)生器(31)產(chǎn)生實(shí)驗(yàn)所需的輻照時(shí)序控制信號(hào)，用于控制所述單粒子效應(yīng)輻照試驗(yàn)裝置(15)的輻照狀態(tài)；所述的試驗(yàn)裝置接口電路(33)用于對(duì)所述第一脈沖發(fā)生器(31)做電平轉(zhuǎn)換；所述第二脈沖發(fā)生器(32)產(chǎn)生被測(cè)FPGA(H)的工作時(shí)序信號(hào)，以控制所述被測(cè)FPGA(H)的工作狀態(tài)；所述延遲器(34)用于抵消兩路時(shí)序控制信號(hào)之間的時(shí)間差。
4.根據(jù)權(quán)利要求I所述的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置，其特征在于，所述的上位機(jī)控制模塊(13)包括FPGA配置、回讀、比較功能單元，以及FPGA輸出數(shù)據(jù)采集分析單元； 所述的FPGA配置、回讀、比較功能單元向所述FPGA測(cè)試電路(11)中的主控FPGA(21)發(fā)出控制命令，由所述主控FPGA(21)將保存在所述Flash存儲(chǔ)器(22)中的配置數(shù)據(jù)配置到被測(cè)FPGA(H)上以及從被測(cè)FPGA(H)回讀配置數(shù)據(jù)；對(duì)回讀得到的配置數(shù)據(jù)與原始的配置數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果分析數(shù)據(jù)的異同； 所述的FPGA輸出數(shù)據(jù)采集分析單元向FPGA測(cè)試電路(11)中的主控FPGA(21)發(fā)出控制命令，由所述主控FPGA(21)觸發(fā)時(shí)序控制電路(12)，以及通過FPGA測(cè)試電路(11)采集被測(cè)FPGA(H)所輸出的數(shù)據(jù)；對(duì)被測(cè)FPGA(H)在正常條件下工作時(shí)所產(chǎn)生的數(shù)據(jù)與在輻照條件下工作時(shí)產(chǎn)生的數(shù)據(jù)進(jìn)行比較、分析。
5.一種應(yīng)用于權(quán)利要求1-4之一所述的檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置的方法，包括 步驟I)、設(shè)置FPGA測(cè)試電路(11)，將預(yù)先生成的被測(cè)FPGA(H)的配置數(shù)據(jù)文件寫入所述FPGA測(cè)試電路(11)的Flash存儲(chǔ)器(22)，并配置主控FPGA(Il)和USB接口芯片(13)； 步驟2)、設(shè)置時(shí)序控制電路(12)，使其能生成被測(cè)FPGA工作時(shí)序控制信號(hào)和輻照時(shí)序控制信號(hào)； 步驟3)、所述上位機(jī)控制模塊(13)發(fā)送指令從所述Flash存儲(chǔ)器(22)讀出配置數(shù)據(jù)，并寫入被測(cè)FPGA(H)的配置位； 步驟4)、所述上位機(jī)控制模塊(13)發(fā)送指令以觸發(fā)時(shí)序控制電路(12)； 步驟5)、所述被測(cè)FPGA(H)開始工作，并受到外部的單粒子效應(yīng)試驗(yàn)裝置(15)所產(chǎn)生的同步輻照，上位機(jī)控制模塊(13)通過所述FPGA測(cè)試電路(11)收到所述被測(cè)FPGA(H)在輻射條件下工作時(shí)的輸出數(shù)據(jù)； 步驟6)、所述上位機(jī)控制模塊(13)將步驟5)中得到的數(shù)據(jù)與被測(cè)FPGA正常工作條件下的輸出數(shù)據(jù)進(jìn)行比較，計(jì)算功能數(shù)據(jù)錯(cuò)誤率； 步驟7)、回讀被測(cè)FPGA的配置數(shù)據(jù)至所述上位機(jī)控制模塊(13)； 步驟8)、所述上位機(jī)控制模塊(13)將步驟7)中得到的回讀數(shù)據(jù)與原始配置數(shù)據(jù)進(jìn)行比較，計(jì)算配置數(shù)據(jù)錯(cuò)誤率； 步驟9)、所述上位機(jī)控制模塊(13)對(duì)步驟6)得到的功能數(shù)據(jù)錯(cuò)誤率和步驟8)中所得到的配置數(shù)據(jù)錯(cuò)誤率進(jìn)行比較分析，評(píng)估該時(shí)序條件下單粒子效應(yīng)對(duì)被測(cè)FPGA(H)功能的影響； 步驟10)、更改步驟2)中所設(shè)置的輻照時(shí)序控制信號(hào)，改變其與被測(cè)FPGA工作時(shí)序控制信號(hào)之間的對(duì)應(yīng)關(guān)系，然后重復(fù)上述試驗(yàn)步驟3)-步驟9)，得到當(dāng)前時(shí)序條件下的實(shí)驗(yàn)結(jié)果; 步驟11)、根據(jù)需要生成多個(gè)時(shí)序條件下的實(shí)驗(yàn)結(jié)果，綜合這些實(shí)驗(yàn)結(jié)果，分析被測(cè)FPGA在多個(gè)工作時(shí)間或工作狀態(tài)下受輻照的單粒子效應(yīng)表現(xiàn)，計(jì)算配置數(shù)據(jù)錯(cuò)誤率和功能數(shù)據(jù)錯(cuò)誤率隨輻照時(shí)序的變化關(guān)系，從而評(píng)估其危害。
全文摘要
本發(fā)明公開了一種檢測(cè)FPGA單粒子效應(yīng)與其時(shí)序特性關(guān)系的裝置，包括FPGA測(cè)試電路、時(shí)序控制電路和上位機(jī)控制模塊；其中，時(shí)序控制電路連接到FPGA測(cè)試電路，F(xiàn)PGA測(cè)試電路連接到上位機(jī)控制模塊；在測(cè)試過程中，F(xiàn)PGA測(cè)試電路、時(shí)序控制電路分別與被測(cè)FPGA相連，而時(shí)序控制電路還要連接到單粒子效應(yīng)試驗(yàn)裝置上；時(shí)序控制電路生成用于被測(cè)FPGA的工作時(shí)序控制信號(hào)以及用于單粒子效應(yīng)試驗(yàn)裝置的輻射時(shí)序控制信號(hào)；FPGA測(cè)試電路用于保存被測(cè)FPGA的配置數(shù)據(jù)，并實(shí)現(xiàn)配置數(shù)據(jù)在被測(cè)FPGA上的配置與回讀；還用于與被測(cè)FPGA以及上位機(jī)控制模塊的數(shù)據(jù)傳輸，以及對(duì)時(shí)序控制電路的觸發(fā)；上位機(jī)控制模塊用于控制FPGA測(cè)試電路，對(duì)在不同工作狀態(tài)下被測(cè)FPGA的配置數(shù)據(jù)、工作數(shù)據(jù)分別加以比較。
文檔編號(hào)G01R31/317GK102636744SQ201210122908
公開日2012年8月15日 申請(qǐng)日期2012年4月24日 優(yōu)先權(quán)日2012年4月24日
發(fā)明者上官士鵬, 余永濤, 姜昱光, 封國(guó)強(qiáng), 朱翔, 陳睿, 韓建偉, 馬英起 申請(qǐng)人:中國(guó)科學(xué)院空間科學(xué)與應(yīng)用研究中心