一種晶體管閾值電壓的測(cè)試電路的制作方法
【專利摘要】本發(fā)明涉及一種晶體管閾值電壓的測(cè)試電路，所述測(cè)試電路包括閾值電壓應(yīng)力電路，所述閾值電壓應(yīng)力電路包括含有待測(cè)晶體管的鏡像電流電路，所述鏡像電流電路一端連接電源，另一端接地，所述測(cè)試電路還包括一開關(guān)電路，所述開關(guān)電路控制所述閾值電壓應(yīng)力電路分別處于應(yīng)力狀態(tài)和測(cè)量狀態(tài)，通過(guò)所述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管的閾值電壓。本發(fā)明在現(xiàn)有技術(shù)的基礎(chǔ)上，在所述測(cè)試電路中加入開關(guān)電路，通過(guò)所述開關(guān)電路控制待測(cè)器件在電路處于斷路時(shí)處于應(yīng)力狀態(tài)，然后所述測(cè)試電路通路時(shí)處于測(cè)量狀態(tài)，通過(guò)上述兩種狀態(tài)計(jì)算得到待測(cè)器件的閾值電壓，此外，本發(fā)明還可以加入?yún)⒄针娐愤M(jìn)一步提高所述閾值電壓測(cè)量的準(zhǔn)確度。
【專利說(shuō)明】—種晶體管閾值電壓的測(cè)試電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種晶體管閾值電壓的測(cè)試電路。
【背景技術(shù)】
[0002]隨著半導(dǎo)體集成電路器件的集成度越來(lái)越高，對(duì)晶體管性能的要求也日益增高，因此對(duì)于晶體管可靠性的要求也隨之提高。在CMOS工藝中，在對(duì)于P-MOS器件的可靠性進(jìn)行評(píng)價(jià)時(shí)，負(fù)偏壓溫度不穩(wěn)定性(NBTI)是一個(gè)主要考量的因素，對(duì)于多晶硅/SiON以及高K材料/金屬柵柵堆都具有重要影響。負(fù)偏壓溫度不穩(wěn)定性是指P-MOS管在偏置柵極電壓和高溫的作用下，由于氫離子的擴(kuò)散加劇導(dǎo)致器件閾值電壓和柵極絕緣層與襯底的界面處的氫硅鍵斷裂，形成載流子俘獲中心，從而造成器件的閾值電壓(Vth)和飽和漏極電流(Idsat)發(fā)生漂移的現(xiàn)象，如圖1所示。NBTI特性的下降會(huì)引起器件的閾值電壓絕對(duì)值的增大和截止電流(1f f )絕對(duì)值的增大,并會(huì)引起器件的飽和漏極電流和跨導(dǎo)(Gm)絕對(duì)值的減小。這些器件參數(shù)的變化會(huì)進(jìn)一步降低晶體管的速度，并加大晶體管的失配性，最終導(dǎo)致電路的失效，因此會(huì)直接影響到器件的工作壽命。
[0003]為了能夠考量NBTI的影響，迫切需要提供一種能夠檢測(cè)閾值電壓(Vth)和飽和漏極電流(Idsat)發(fā)生漂移兩種因素的測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)不盡能夠?qū)烧哌M(jìn)行表征而且還要能夠?qū)@兩種影響對(duì)電路所帶來(lái)的影響進(jìn)行分析，目前現(xiàn)有技術(shù)中設(shè)備級(jí)偏執(zhí)柵極電壓的檢測(cè)裝置如圖2所示，在源漏以及襯底接地，然后在柵極上施加?xùn)艠O電壓后即發(fā)生偏執(zhí)，所述閾值電壓(Vth)的提取電路如圖3所示，所示電路包括8個(gè)M0SFET，M1-M8，其中的NMOS和PMOS上一端接地，并施加所述芯片的工作電壓，由晶體管M1、M2以及M5、M6組成一對(duì)的鏡像電流電路首尾連接形成閉合電流反饋回路，由此獲得Ml的Vait，所述Vait等于晶體管Ml的閾值電壓(Vth)，但是在所述電路中電流被迫跟蹤和匹配對(duì)方，而且所述測(cè)試電路并不能應(yīng)用于負(fù)偏壓溫度不穩(wěn)定性(NBTI)的測(cè)試和評(píng)價(jià)，也不能測(cè)量閾值電壓(Vth)和飽和漏極電流(Idsat)發(fā)生漂移的程度，因此，為了更好地對(duì)負(fù)偏壓溫度不穩(wěn)定性(NBTI)進(jìn)行評(píng)價(jià)和測(cè)試，則必須解決上述問(wèn)題。

【發(fā)明內(nèi)容】

[0004]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡(jiǎn)化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0005]本發(fā)明提供了一種閾值電壓的測(cè)試電路，所述測(cè)試電路包括閾值電壓應(yīng)力電路，所述閾值電壓應(yīng)力電路包括含有待測(cè)晶體管的鏡像電流電路，所述鏡像電流電路一端連接電源，另一端接地，所述測(cè)試電路還包括一開關(guān)電路，
[0006]所述開關(guān)電路控制所述閾值電壓應(yīng)力電路分別處于應(yīng)力狀態(tài)和測(cè)量狀態(tài)，通過(guò)所述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管的閾值電壓。
[0007]作為優(yōu)選，所述開關(guān)電路包括第一晶體管和第二晶體管，[0008]所述第一晶體管的源極與待測(cè)晶體管的漏極相連，所述第一晶體管的漏極接地，所述第一晶體管柵極與第一測(cè)量控制信號(hào)相連；
[0009]所述第二晶體管位于所述鏡像電路和地之間，所述第二晶體管的源極與所述鏡像電流電路相連，所述第二晶體管的漏極接地，所述第二晶體管的柵極與第二測(cè)量控制信號(hào)相連。
[0010]作為優(yōu)選，所述第一測(cè)量控制信號(hào)控制所述第一晶體管打開，第二測(cè)量控制信號(hào)控制第二晶體管關(guān)閉時(shí)，所述應(yīng)力電路處于斷路，待測(cè)晶體管通過(guò)第一晶體管處于應(yīng)力狀態(tài)；所述第二測(cè)量控制信號(hào)控制第二晶體管打開，所述第一測(cè)量控制信號(hào)控制所述第一晶體管關(guān)閉時(shí)，所述應(yīng)力電路處于通路，待測(cè)晶體管處于測(cè)量狀態(tài)，然后通過(guò)上述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管的閾值電壓。
[0011]作為優(yōu)選，所述閾值電壓應(yīng)力電路還包括第一減法器電路，所述第一減法器電路與所述鏡像電流電路并聯(lián)，所述第一減法器電路的輸出電壓等于待測(cè)晶體管的閾值電壓。
[0012]作為優(yōu)選，所述第一減法器電路的一端與電源相連，另一端接地。
[0013]作為優(yōu)選，所述測(cè)試電路進(jìn)一步包括一與所述閾值電壓應(yīng)力電路并聯(lián)連接的參照電路，通過(guò)所述應(yīng)力和測(cè)量?jī)煞N狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差。
[0014]作為優(yōu)選，所述測(cè)試電路進(jìn)一步包括第二減法器電路，所述第二減法器電路與所述閾值電壓應(yīng)力電路和所述參照電路電連接。
[0015]作為優(yōu)選，所述第一測(cè)量控制信號(hào)控制所述第一晶體管打開，第二測(cè)量控制信號(hào)控制第二晶體管關(guān)閉時(shí)，所述應(yīng)力電路、參照電路處于斷路，待測(cè)晶體管通過(guò)第一晶體管處于應(yīng)力狀態(tài)，所述第二測(cè)量控制信號(hào)控制第二晶體管打開，所述第一測(cè)量控制信號(hào)控制所述第一晶體管關(guān)閉時(shí)，所述應(yīng)力電路、參照電路和第二減法器電路處于通路，待測(cè)晶體管處于測(cè)量狀態(tài)，通過(guò)所述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差。
[0016]作為優(yōu)選，所述參照電路為與所述應(yīng)力電路相同的鏡像電流電路，所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管上不施加應(yīng)力。
[0017]本發(fā)明在現(xiàn)有技術(shù)的基礎(chǔ)上，在所述測(cè)試電路中加入開關(guān)電路，通過(guò)所述開關(guān)電路控制待測(cè)器件在電路處于斷路時(shí)處于應(yīng)力狀態(tài)，然后所述測(cè)試電路通路時(shí)處于測(cè)量狀態(tài)，通過(guò)上述兩種狀態(tài)計(jì)算得到待測(cè)器件的閾值電壓，此外，本發(fā)明還可以加入?yún)⒄针娐愤M(jìn)一步提高所述閾值電壓測(cè)量的準(zhǔn)確度。
【專利附圖】

【附圖說(shuō)明】
[0018]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的裝置及原理。在附圖中，
[0019]圖1為NBTI特性造成器件漏極電流(Idsat)發(fā)生漂移的現(xiàn)象示意圖；
[0020]圖2為設(shè)備級(jí)偏執(zhí)柵極電壓的檢測(cè)裝置示意圖；
[0021]圖3為現(xiàn)有技術(shù)中閾值電壓測(cè)試電路圖；
[0022]圖4為本發(fā)明閾值電壓測(cè)試電路圖；
[0023]圖5為本發(fā)明閾值電壓測(cè)試電路圖中第二晶體管關(guān)閉時(shí)的電路圖；[0024]圖6為本發(fā)明閾值電壓測(cè)試電路圖中第一晶體管關(guān)閉時(shí)的電路圖；
[0025]圖7為本發(fā)明中包含參照電路的閾值電壓測(cè)試電路圖；
[0026]圖8為本發(fā)明中包含參照電路的閾值電壓測(cè)試電路圖中第二晶體管關(guān)閉時(shí)的電路圖；
[0027]圖9為本發(fā)明中包含參照電路的閾值電壓測(cè)試電路圖中第一晶體管關(guān)閉時(shí)的電路圖。
【具體實(shí)施方式】
[0028]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0029]應(yīng)予以注意的是，這里所使用的術(shù)語(yǔ)僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說(shuō)明書中使用術(shù)語(yǔ)“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0030]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來(lái)實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施例。應(yīng)當(dāng)理解的是，提供這些實(shí)施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實(shí)施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，使用相同的附圖標(biāo)記表示相同的元件，因而將省略對(duì)它們的描述。
[0031 ] 本發(fā)明所提供了 一種閾值電壓的測(cè)試電路，
[0032]所述測(cè)試電路包括閾值電壓應(yīng)力電路，所述閾值電壓應(yīng)力電路包括含有待測(cè)晶體管的鏡像電流電路，所述鏡像電流電路一端連接電源，另一端接地，所述測(cè)試電路還包括一開關(guān)電路，
[0033]所述開關(guān)電路控制所述閾值電壓應(yīng)力電路分別處于應(yīng)力狀態(tài)和測(cè)量狀態(tài)，通過(guò)所述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管的閾值電壓。
[0034]進(jìn)一步，所述開關(guān)電路包括第一晶體管和第二晶體管，
[0035]所述第一晶體管的源極與待測(cè)晶體管的漏極相連，所述第一晶體管的漏極接地，所述第一晶體管柵極與第一測(cè)量控制信號(hào)相連；
[0036]所述第二晶體管位于所述鏡像電路和地之間，所述第二晶體管的源極與所述鏡像電流電路相連，所述第二晶體管的漏極接地，所述第二晶體管的柵極與第二測(cè)量控制信號(hào)相連。
[0037]工作時(shí)，所述第一測(cè)量控制信號(hào)控制所述第一晶體管打開，第二測(cè)量控制信號(hào)控制第二晶體管關(guān)閉時(shí)，所述應(yīng)力電路處于斷路，待測(cè)晶體管通過(guò)第一晶體管處于應(yīng)力狀態(tài)；所述第二測(cè)量控制信號(hào)控制第二晶體管打開，所述第一測(cè)量控制信號(hào)控制所述第一晶體管關(guān)閉時(shí)，所述應(yīng)力電路處于通路，待測(cè)晶體管處于測(cè)量狀態(tài)，然后通過(guò)上述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管的閾值電壓。[0038]具體地，為了更好的說(shuō)明本發(fā)明的測(cè)試電路，在本發(fā)明中提供了一種【具體實(shí)施方式】，但是需要說(shuō)明的是該實(shí)施方式僅僅是為了幫助解釋，本發(fā)明并不僅僅局限于該實(shí)施方式，所述測(cè)試電路如圖4所示,在該實(shí)施方式中所述應(yīng)力電路中有8個(gè)晶體管(M1-M8)組成，所述晶體管M1、M2、M5和M6組成一對(duì)鏡像電流電路，并與其他晶體管，例如M3、M4的源漏極首尾相接形成閉合回路。作為進(jìn)一步優(yōu)選，所述閾值電壓應(yīng)力電路還包括第一減法器電路，所述第一減法器電路與所述鏡像電流電路并聯(lián)，所述第一減法器電路的輸出電壓等于待測(cè)晶體管的閾值電壓，作為優(yōu)選，所述第一減法器電路的一端與電源相連，另一端接地，在一具體實(shí)施例中，所述第一減法器電路包括所述晶體管M7和M8，所述晶體管M7和M8的柵極分別與所述閉合回路連接，所述第一減法器電路的輸出電壓等于待測(cè)晶體管的閾值電壓。
[0039]為了避免現(xiàn)有技術(shù)中在測(cè)試所述電流在鏡像電流電路的兩側(cè)均有反饋，造成測(cè)量結(jié)果不夠準(zhǔn)確的弊端，更好的控制所述電路，本發(fā)明在該測(cè)試電路中增加了一個(gè)開關(guān)電路。所述開關(guān)電路包括第一晶體管MlO和第二晶體管M9，所述測(cè)試電路的一端與電源相連，所述測(cè)試電路的另一端與第二晶體管M9源極相連，并通過(guò)所述第二晶體管M9的漏極接地，所述第二晶體管M9的柵極與第二測(cè)量控制信號(hào)相連，通過(guò)所述第二測(cè)量控制信號(hào)來(lái)控制第二晶體管M9的開/關(guān)，從而控制所述應(yīng)力電路的開關(guān)，所述第一晶體管MlO的一端源極與所述應(yīng)力電路連接，所述第一晶體管MlO漏極接地，所述第一晶體管MlO的柵極連接第一測(cè)量控制信號(hào)，來(lái)控制所述第一晶體管MlO的開/關(guān)。
[0040]在測(cè)量過(guò)程中，首先，通過(guò)第一測(cè)量控制信號(hào)控制打開所述第一晶體管M10，通過(guò)第二測(cè)量控制信號(hào)控制第二晶體管M9處于關(guān)閉狀態(tài)，此時(shí)，所述電路如圖5所示，所述應(yīng)力電路為斷路狀態(tài)，所述待測(cè)電路與所述第一晶體管MlO連通，因此所述待測(cè)晶體管Ml處于應(yīng)力狀態(tài)，而此時(shí)所述晶體管M2-M9不會(huì)對(duì)所述待測(cè)晶體管Ml造成影響。然后通過(guò)第一測(cè)量控制信號(hào)控制關(guān)閉所述第一晶體管M10，通過(guò)第二測(cè)量控制信號(hào)打開第二晶體管M9，此時(shí)，所述電路如圖6所示，所述晶體管M2-M9組成的應(yīng)力電路為通路，處于測(cè)量狀態(tài)，所述第一晶體管MlO處于斷路狀態(tài)，因此所述待測(cè)晶體管Ml處于應(yīng)力狀態(tài)。通過(guò)上述兩種狀態(tài)，即所述待測(cè)晶體管分別處于應(yīng)力以及測(cè)量狀態(tài)，然后計(jì)算得到所述待測(cè)晶體管Ml的閾值電壓。
[0041]作為優(yōu)選，為了進(jìn)一步提高所述待測(cè)晶體管Ml閾值電壓的準(zhǔn)確度，在本發(fā)明第一種實(shí)施方式所述測(cè)試電路的基礎(chǔ)上增加一參照電路以及第二減法器電路，通過(guò)所述應(yīng)力和測(cè)量?jī)煞N狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差，其中所述參照電路一端與所述電源、所述應(yīng)力電路電連接，另一端連接第二晶體管的源極相連，并通過(guò)第二晶體管漏極接地；
[0042]所述第二減法器電路與所述應(yīng)力電路和所述參照電路電相連；
[0043]所述第一測(cè)量控制信號(hào)控制所述第一晶體管打開，第二測(cè)量控制信號(hào)控制第二晶體管關(guān)閉時(shí)，所述應(yīng)力電路、參照電路處于斷路，待測(cè)晶體管通過(guò)第一晶體管處于應(yīng)力狀態(tài)，所述第二測(cè)量控制信號(hào)控制第二晶體管打開，所述第一測(cè)量控制信號(hào)控制所述第一晶體管關(guān)閉時(shí)，所述應(yīng)力電路、參照電路和第二減法器電路形成通路，處于測(cè)量狀態(tài)，測(cè)量待測(cè)器件的應(yīng)力信號(hào)，通過(guò)上述兩種狀態(tài)測(cè)量待測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差。
[0044]具體地，如圖7所示，該電路相比圖4所示的電路增加了參照電路，作為優(yōu)選，所述參照電路與所述的應(yīng)力電路一樣，由所述晶體管Mlr、M2r、M5r和M6r組成一對(duì)鏡像電流電路，并與其他晶體管，例如晶體管M3r、M4r的源漏極首尾相接形成閉合回路，所述參照電路的一端與電源相連接，另一端與所述第二晶體管M9的源極相連，并通過(guò)所述第二晶體管M9的漏極接地。在增加了參照電路后為了后續(xù)步驟中得到待測(cè)晶體管的閾值電壓，在所述測(cè)試電路中還增加了第二減法器電路，在本發(fā)明的以具體實(shí)施例中，所述第二減法器電路由晶體管Mll以及晶體管Mllr組成,其中，所述晶體管Mll與所述應(yīng)力電路相連接,所述晶體管Mllr與所述參照電路相連接，作為進(jìn)一步的優(yōu)選，所述第二減法器電路通過(guò)所述晶體管Mllr的漏極接地。所述第二減法器電路也與所述第二晶體管相連，因此，所述第二晶體管M9可以控制所述參照電路、應(yīng)力電路以及所述第二減法器電路的通/斷。
[0045]測(cè)量時(shí)，和第一種實(shí)施方式一樣，打開所述第一晶體管M10,關(guān)閉所述第二晶體管M9，所示電路如圖8所示，所述應(yīng)力電路、參照電路以及所述第二減法器電路均處于斷路狀態(tài)，所述待測(cè)晶體管Ml與所述第一晶體管MlO連通，所述第一晶體管MlO處于應(yīng)力狀態(tài)。然后關(guān)閉所述第一晶體管M10，打開所述第二晶體管M9，所述電路如圖9所示，所述第一晶體管MlO斷路，所述應(yīng)力電路、參照電路以及所述第二減法器電路均處于通路狀態(tài)，測(cè)試在該狀態(tài)下待測(cè)器件Ml的應(yīng)力情況，通過(guò)所述兩種狀態(tài)測(cè)量待測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差，本發(fā)明中所述第二減法器電路的輸出電壓等于測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差，然后計(jì)算得到待測(cè)晶體管的閾值電壓。
[0046]本發(fā)明在現(xiàn)有技術(shù)的基礎(chǔ)上，在所述測(cè)試電路中加入開關(guān)電路，通過(guò)所述開關(guān)電路控制待測(cè)器件在電路處于斷路時(shí)處于應(yīng)力狀態(tài)，然后再測(cè)量所述測(cè)試電路通路時(shí)的應(yīng)力，計(jì)算得到待測(cè)器件的閾值電壓，此外，本發(fā)明還可以加入?yún)⒄针娐愤M(jìn)一步提高所述閾值電壓測(cè)量的準(zhǔn)確度。
[0047]本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種晶體管閾值電壓的測(cè)試電路，所述測(cè)試電路包括閾值電壓應(yīng)力電路，所述閾值電壓應(yīng)力電路包括含有待測(cè)晶體管的鏡像電流電路，所述鏡像電流電路一端連接電源，另一端接地，其特征在于，所述測(cè)試電路還包括一開關(guān)電路， 所述開關(guān)電路控制所述閾值電壓應(yīng)力電路分別處于應(yīng)力狀態(tài)和測(cè)量狀態(tài)，通過(guò)所述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管的閾值電壓。
2.根據(jù)權(quán)利要求1所述的測(cè)試電路，其特征在于，所述開關(guān)電路包括第一晶體管和第二晶體管， 所述第一晶體管的源極與待測(cè)晶體管的漏極相連，所述第一晶體管的漏極接地，所述第一晶體管柵極與第一測(cè)量控制信號(hào)相連； 所述第二晶體管位于所述鏡像電路和地之間，所述第二晶體管的源極與所述鏡像電流電路相連，所述第二晶體管的漏極接地，所述第二晶體管的柵極與第二測(cè)量控制信號(hào)相連。
3.根據(jù)權(quán)利要求2所述的測(cè)試電路，其特征在于，所述第一測(cè)量控制信號(hào)控制所述第一晶體管打開，第二測(cè)量控制信號(hào)控制第二晶體管關(guān)閉時(shí)，所述應(yīng)力電路處于斷路，待測(cè)晶體管通過(guò)第一晶體管處于應(yīng)力狀態(tài)；所述第二測(cè)量控制信號(hào)控制第二晶體管打開，所述第一測(cè)量控制信號(hào)控制所述第一晶體管關(guān)閉時(shí)，所述應(yīng)力電路處于通路，待測(cè)晶體管處于測(cè)量狀態(tài)，然后通過(guò)上述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管的閾值電壓。
4.根據(jù)權(quán)利要求1所述的測(cè)試電路，其特征在于，所述閾值電壓應(yīng)力電路還包括第一減法器電路，所述第一減法器電路與所述鏡像電流電路并聯(lián)，所述第一減法器電路的輸出電壓等于待測(cè)晶體管的閾值電壓。
5.根據(jù)權(quán)利要求4所述的測(cè)試電路，其特征在于，所述第一減法器電路的一端與所述電源相連，另一端接地。
6.根據(jù)權(quán)利要求1所述的測(cè)試電路，其特征在于，所述測(cè)試電路進(jìn)一步包括一與所述閾值電壓應(yīng)力電路并聯(lián)連接的參照電路，通過(guò)所述應(yīng)力和測(cè)量?jī)煞N狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差。
7.根據(jù)權(quán)利要求6所述的測(cè)試電路，其特征在于，所述測(cè)試電路進(jìn)一步包括第二減法器電路，所述第二減法器電路與所述閾值電壓應(yīng)力電路和所述參照電路電連接。
8.根據(jù)權(quán)利要求7所述的測(cè)試電路，其特征在于，所述第一測(cè)量控制信號(hào)控制所述第一晶體管打開，第二測(cè)量控制信號(hào)控制第二晶體管關(guān)閉時(shí)，所述應(yīng)力電路、參照電路處于斷路，待測(cè)晶體管通過(guò)第一晶體管處于應(yīng)力狀態(tài)，所述第二測(cè)量控制信號(hào)控制第二晶體管打開，所述第一測(cè)量控制信號(hào)控制所述第一晶體管關(guān)閉時(shí)，所述應(yīng)力電路、參照電路和第二減法器電路形成通路，待測(cè)晶體管處于測(cè)量狀態(tài)，通過(guò)所述兩種狀態(tài)來(lái)測(cè)量所述待測(cè)晶體管與所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管的閾值電壓差。
9.根據(jù)權(quán)利要求6所述的測(cè)試電路，其特征在于，所述參照電路為與所述應(yīng)力電路相同的鏡像電流電路，所述參照電路中與待測(cè)晶體管對(duì)應(yīng)的晶體管上不施加應(yīng)力。
【文檔編號(hào)】G01R19/00GK103576065SQ201210258616
【公開日】2014年2月12日 申請(qǐng)日期:2012年7月24日 優(yōu)先權(quán)日:2012年7月24日
【發(fā)明者】甘正浩, 馮軍宏 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司