專利名稱：一種基于fpga的船用雷達(dá)恒虛警處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種船用雷達(dá)恒虛警處理方法，尤其是涉及一種基于FPGA的船用雷達(dá)恒虛警處理方法。
背景技術(shù)：
船用雷達(dá)是現(xiàn)代海上船舶導(dǎo)航系統(tǒng)的必備設(shè)備之一。船用雷達(dá)早已實(shí)現(xiàn)數(shù)字化，早期的數(shù)字雷達(dá)限于器件工藝水平，導(dǎo)致數(shù)據(jù)處理的實(shí)時(shí)性低，以及許多恒虛警處理算法不能夠?qū)崿F(xiàn)。而隨著數(shù)字集成電路的快速發(fā)展，衍生出了 FPGA這種能夠進(jìn)行高速數(shù)字信號(hào)處理的可編程邏輯器件，使得雷達(dá)對(duì)回波信號(hào)進(jìn)行實(shí)時(shí)性、高效性處理成為了可能，也使得許多復(fù)雜信號(hào)處理算法得以在工程中實(shí)現(xiàn)，同時(shí)降低了開(kāi)發(fā)成本?，F(xiàn)在常用的船用雷達(dá)恒虛警處理方法較為單一，主要是通過(guò)近似公式來(lái)確定恒虛警率的。采用這樣方法的缺點(diǎn)是運(yùn)算中包含大量的對(duì)數(shù)、開(kāi)方、乘法、除法等運(yùn)算，這些運(yùn)算在FPGA的實(shí)現(xiàn)過(guò)程中需要消耗大量的邏輯資源；另外，單一的恒虛警處理方法很難描述現(xiàn)實(shí)環(huán)境中的恒虛警情況。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種基于FPGA的硬件邏輯結(jié)構(gòu)簡(jiǎn)單、實(shí)時(shí)性高、抗干擾性能好的船用雷達(dá)恒虛警處理方法，該方法能有效抑制船用雷達(dá)的雨雪雜波等干擾。本發(fā)明解決上述技術(shù)問(wèn)題所采用的技術(shù)方案為一種基于FPGA的船用雷達(dá)恒虛警處理方法，具體步驟如下SI :定義如下參數(shù)—個(gè)回波周期數(shù)據(jù)包中的采樣點(diǎn)數(shù)為IV采樣點(diǎn)數(shù)據(jù)的位寬為Wtl;對(duì)當(dāng)前回波周期和相鄰的前Ii1-I個(gè)連續(xù)回波周期間進(jìn)行脈沖積累處理所需采樣點(diǎn)個(gè)數(shù)為H1 ;恒虛警處理中需要單個(gè)回波周期數(shù)據(jù)包內(nèi)的n2個(gè)采樣點(diǎn)作為參考單元，n2為偶數(shù)，恒虛警處理中的門(mén)限因子α、β ;S2 :恒虛警模塊，用于接收第二脈沖積累模塊傳輸過(guò)來(lái)的數(shù)據(jù)包進(jìn)行恒虛警處理；對(duì)回波數(shù)據(jù)包DSi利用公式(I)在恒虛警模塊中進(jìn)行處理，當(dāng)一個(gè)回波周期數(shù)據(jù)包DSi處理完成后，就得到經(jīng)過(guò)了恒虛警算法處理后的回波數(shù)據(jù)包DWi ；公式(I)如下
「 Γα"2,2 B η-αI I DWi {(f) = MAX < DSi {q + n2 / 2) — —DS1 (cj[ + p — I) --DS1 {<] + n2 / 2 + m) , 01,q=l, 2, . . . , nQ-n^l-ria其中DWi (q)是經(jīng)過(guò)恒虛警處理后的第i個(gè)回波周期數(shù)據(jù)包DWi中的第q個(gè)采樣點(diǎn)數(shù)據(jù)，DSJqhDSi (q+Ι)、…、DSi (q+n2/2_l)和 DSi (q+n2/2+l)'DSi (q+n2/2+2)、-,DSi (q+n2)代表恒虛警處理的參考單元，MAX{}表示取兩個(gè)值中的最大值。作為優(yōu)選，恒虛警模塊包括由H2個(gè)寄存器馬 A52串聯(lián)組成的具有流水線結(jié)構(gòu)的第一寄存器組、n2/2個(gè)加法器組成的第一加法器組、n2/2-l個(gè)加法器組成的第二加法器組、第一除法器、第二除法器、第一減法器和第一比較器，其中單個(gè)寄存器的位寬為Wtl;所述的第一寄存器組與第一加法器組和第二加法器組連接，所述的第一除法器與第一加法器組相連接，所述的第二除法器與第二加法器組相連接，所述的第一減法器與第一除法器、第二除法器、第一寄存器組相連接。把第一寄存器組中D1的輸入DSi (q+n2)和A A2 u的輸出DSi (q+n2_l)、DSi (q+n2_2)、…、DSi (q+n2/2-l)共n2/2個(gè)米樣點(diǎn)輸入到第一加法器組中,Av.2+1 的輸出DSi (q+n2/2+l)、DS^q+n^-l) ,DSi (q+n2/2-2)、.'DSi(Q)總共n2_l個(gè)采樣點(diǎn)輸入到第二加法器組中，并把第一加法器組的輸出作為被除數(shù)輸入到第一除法器，把第二加法器組的輸出作為被除數(shù)輸入到第二除法器，第一除法器的除數(shù)為η2/ α，第二除法器的除數(shù)為η2/ β，然后再把第二寄存器組中化2/2的輸出DSi(q+n2/2)作為被減數(shù)輸入到第一減法器,把第一除法器的輸出和第二除法器的輸出作為減數(shù)輸入到第一減法器，再把第一減法器的輸出輸入到第一比較器中 與O進(jìn)行比較，最后輸出較大值，這樣第一比較器的輸出就是DWi(Ci)。本發(fā)明的有益效果為基于FPGA搭建恒虛警處理算法平臺(tái)，使得本發(fā)明能夠很好的抑制回波信號(hào)中的雨雪雜波干擾信號(hào)；其優(yōu)點(diǎn)是采用FPGA這種實(shí)現(xiàn)方式，即使得數(shù)據(jù)處理速度達(dá)到lOOM/s，有效的提高了數(shù)據(jù)處理的實(shí)時(shí)性，又提高了本發(fā)明的可重構(gòu)性和普適性，能夠適應(yīng)各種不同的環(huán)境。


圖I是本發(fā)明實(shí)施例的對(duì)船用雷達(dá)的回波數(shù)據(jù)進(jìn)行恒虛警算法處理的邏輯結(jié)構(gòu)框圖。
具體實(shí)施例方式以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。I. 一種基于FPGA的船用雷達(dá)抗干擾處理方法，具體步驟如下SI:定義如下參數(shù)一個(gè)回波周期數(shù)據(jù)包中的采樣點(diǎn)數(shù)為1^=392，采樣點(diǎn)數(shù)據(jù)的位寬為Wtl=S ;在單個(gè)回波周期內(nèi)進(jìn)行脈沖積累處理所需采樣點(diǎn)個(gè)數(shù)為Ii1=S ;恒虛警處理中需要單個(gè)回波周期數(shù)據(jù)包內(nèi)的n2=16個(gè)采樣點(diǎn)作為參考單元，n2為偶數(shù)，恒虛警處理中的門(mén)限因子α=0.8、β =0. 8 ；S2 :恒虛警模塊，用于接收回波數(shù)據(jù)包進(jìn)行恒虛警處理；對(duì)回波數(shù)據(jù)包DSi利用公式(I)在恒虛警模塊中進(jìn)行處理，當(dāng)一個(gè)回波周期數(shù)據(jù)包DSi處理完成后，就得到經(jīng)過(guò)了恒虛警算法處理后的回波數(shù)據(jù)包DWitl代入已知參數(shù)后，公式(I)如下DW7(q) = MAX IDS1 (q + S)-丄 ^ DS1 (" + ^ -1) + 丄土 DS, (q + 8 + u) ,θ[,
[20 ρ=ι20 β=ι_ Jq=l, 2，· · ·，369
其中DWi (q)是經(jīng)過(guò)恒虛警處理后的第i個(gè)回波周期數(shù)據(jù)包DWi中的第q個(gè)采樣點(diǎn)數(shù)據(jù)，DSi (q)、DSi (q+1)、· · ·、DSi (q+7)和 DSi (q+9)、DSi (q+10) · · ·、DSi (q+16)代表恒虛警處理的參考單元，MAX {}表示取兩個(gè)值中的最大值；參照?qǐng)D1，S2中利用公式(I)實(shí)現(xiàn)的恒虛警模塊包括由16個(gè)寄存器D1I16串聯(lián)組成的具有流水線結(jié)構(gòu)的 第一寄存器組、15個(gè)加法器組成的第一加法器組和第二加法器組、第一除法器、第二除法器、第一減法器和第一比較器，其中單個(gè)寄存器的位寬為8bit。所述的第一寄存器組與第一加法器組和第二加法器組連接，所述的第一除法器與第一加法器組相連接，所述的第二除法器與第二加法器組相連接，所述的第一減法器與第一除法器、第二除法器、第一寄存器組相連接。把第一寄存器組中D1的輸入DSi(C^n2)和馬 ^的輸出DSi (q+n^D.DSi (q+n2-2)、…、DSi (q+n2/2_l)共n2/2個(gè)采樣點(diǎn)輸入到第一加法器組中，”, "Il I輸出 DSjq+rV^+D'DSjq+rV^-D'DSjq+rV^-〗)、.'DSi (q)總共 n2_l 個(gè)采樣點(diǎn)輸入到第二加法器組中，并把第一加法器組的輸出作為被除數(shù)輸入到第一除法器，把第二加法器組的輸出作為被除數(shù)輸入到第二除法器，第一除法器的除數(shù)為η2/α，第二除法器的除數(shù)為η2/β，然后再把第二寄存器組中的輸出DSi(C^n2A)作為被減數(shù)輸入到第一減法器，把第一除法器的輸出和第二除法器的輸出作為減數(shù)輸入到第一減法器，再把第一減法器的輸出輸入到第一比較器中與O進(jìn)行比較，最后輸出較大值，這樣第一比較器的輸出就是DWi (q)。通過(guò)上述步驟后就能夠得到信噪比很好的回波數(shù)據(jù)，方便后續(xù)顯示部分進(jìn)行處理，從而得出準(zhǔn)確、優(yōu)質(zhì)的畫(huà)面。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于綜合了 3種不同的恒虛警處理算法，其中，門(mén)限因子α、β的良好選擇，使得恒虛警處理算法在均勻雜波背景和非均勻雜波背景下都有良好的表現(xiàn)，并基于FPGA搭建雜波抑制算法平臺(tái)。同時(shí)，因?yàn)椴捎肍PGA這種實(shí)現(xiàn)方式，SP使得數(shù)據(jù)處理速度達(dá)到lOOM/s，有效的提高了數(shù)據(jù)處理的實(shí)時(shí)性，又提高了本發(fā)明的可重構(gòu)性和普適性，能夠適應(yīng)各種不同的環(huán)境。
權(quán)利要求
1.一種基于FPGA的船用雷達(dá)恒虛警處理方法，其特征在于該方法具體步驟如下 Si:定義如下參數(shù) 一個(gè)回波周期數(shù)據(jù)包中的采樣點(diǎn)數(shù)為IV采樣點(diǎn)數(shù)據(jù)的位寬為Wtl;對(duì)當(dāng)前回波周期和相鄰的前^-1個(gè)連續(xù)回波周期間進(jìn)行脈沖積累處理所需采樣點(diǎn)個(gè)數(shù)為H1 ;恒虛警處理中需要單個(gè)回波周期數(shù)據(jù)包內(nèi)的n2個(gè)采樣點(diǎn)作為參考單元，n2為偶數(shù)，恒虛警處理中的門(mén)限因子 α、β ; S2 :恒虛警模塊，用于接收第二脈沖積累模塊傳輸過(guò)來(lái)的數(shù)據(jù)包進(jìn)行恒虛警處理；對(duì)回波數(shù)據(jù)包DSi利用公式(I)在恒虛警模塊中進(jìn)行處理，當(dāng)一個(gè)回波周期數(shù)據(jù)包DSi處理完成后，就得到經(jīng)過(guò)了恒虛警算法處理后的回波數(shù)據(jù)包DWi ； 公式(I)如下=+隊(duì)/2)- —YjDSXq +++,Ok [‘L^2 ρ=ιni u=i“」j q=l, 2,. . . , ng-n^l-ria 其中DWi(Ci)是經(jīng)過(guò)恒虛警處理后的第i個(gè)回波周期數(shù)據(jù)包DWi中的第q個(gè)采樣點(diǎn)數(shù)DSi (q),DSi(q+l), ...、DSi (q+n2/2_l)和 DSi (q+n2/2+l)、DSi (q+n2/2+2)、-,DSi (q+n2)代表恒虛警處理的參考單元，MAX{}表示取兩個(gè)值中的最大值。
2.根據(jù)權(quán)利要求I所述的基于FPGA的船用雷達(dá)恒虛警處理方法，其特征在于恒虛警模塊包括由H2個(gè)寄存器M 串聯(lián)組成的具有流水線結(jié)構(gòu)的第一寄存器組、n2/2個(gè)加法器組成的第一加法器組、n2/2-l個(gè)加法器組成的第二加法器組、第一除法器、第二除法器、第一減法器和第一比較器，其中單個(gè)寄存器的位寬為Wtl;所述的第一寄存器組與第一加法器組和第二加法器組連接，所述的第一除法器與第一加法器組相連接，所述的第二除法器與第二加法器組相連接，所述的第一減法器與第一除法器、第二除法器、第一寄存器組相連接。把第一寄存器組中D1的輸入DSi (q+n2)和Λ ' Α,:;的輸出DSi (q+n2_l)、DSi (q+n2-2) > .'DSi (q+n2/2_l)共n2/2個(gè)米樣點(diǎn)輸入到第一加法器組中,Ai2/2+i ~ Al2的輸出 DSi (q+n2/2+l) 'DSi (q+n2/2_l) 'DSi (q+n2/2_2)、…、DSi (q)總共 n2_l 個(gè)采樣點(diǎn)輸入到第二加法器組中，并把第一加法器組的輸出作為被除數(shù)輸入到第一除法器，把第二加法器組的輸出作為被除數(shù)輸入到第二除法器，第一除法器的除數(shù)為η2/α，第二除法器的除數(shù)為η2/β，然后再把第二寄存器組中從2/2的輸出DSi(C^n2A)作為被減數(shù)輸入到第一減法器，把第一除法器的輸出和第二除法器的輸出作為減數(shù)輸入到第一減法器，再把第一減法器的輸出輸入到第一比較器中與O進(jìn)行比較，最后輸出較大值，這樣第一比較器的輸出就是DWi(Ci)。
全文摘要
本發(fā)明涉及一種基于FPGA的船用雷達(dá)恒虛警處理方法，并基于FPGA搭建恒虛警處理算法平臺(tái)，使得本發(fā)明能夠很好的抑制回波信號(hào)中的雨雪雜波干擾信號(hào)。采用恒虛警模塊，用于接收第二脈沖積累模塊傳輸過(guò)來(lái)的數(shù)據(jù)包進(jìn)行恒虛警處理；對(duì)回波數(shù)據(jù)包DSi利用公式(1)在恒虛警模塊中進(jìn)行處理，當(dāng)一個(gè)回波周期數(shù)據(jù)包DSi處理完成后，就得到經(jīng)過(guò)了恒虛警算法處理后的回波數(shù)據(jù)包DWi。其優(yōu)點(diǎn)是采用FPGA這種實(shí)現(xiàn)方式，即使得數(shù)據(jù)處理速度達(dá)到100M/s，有效的提高了數(shù)據(jù)處理的實(shí)時(shí)性，又提高了本發(fā)明的可重構(gòu)性和普適性，能夠適應(yīng)各種不同的環(huán)境。
文檔編號(hào)G01S7/292GK102798843SQ20121028857
公開(kāi)日2012年11月28日 申請(qǐng)日期2012年8月14日 優(yōu)先權(quán)日2012年8月14日
發(fā)明者田丹, 李 浩, 陳曦, 閻旭, 李浩龍, 高云志 申請(qǐng)人:寧波成電泰克電子信息技術(shù)發(fā)展有限公司