低功率掃描觸發(fā)器單元的制作方法
【專利摘要】一種低功率掃描觸發(fā)器單元，包括多路復(fù)用器，主鎖存器，掃描從鎖存器，和數(shù)據(jù)從鎖存器。所述主鎖存器連接到多路復(fù)用器，并用于產(chǎn)生第一鎖存信號。所述掃描從鎖存器連接到主鎖存器，并產(chǎn)生掃描輸出(SO)信號。所述數(shù)據(jù)從鎖存器連接到所述主鎖存器，并基于掃描使能(SE)輸入信號和所述第一鎖存信號產(chǎn)生Q輸出。所述Q輸出在掃描模式期間保持預(yù)定電平，其減少了連接到所述掃描觸發(fā)器單元的細(xì)合邏輯的不必要切換并且因此減少了功率損耗。
【專利說明】低功率掃描觸發(fā)器單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種測試集成電路以及，更具體地，涉及一種低功率掃描觸發(fā)器單元?！颈尘凹夹g(shù)】
[0002]掃描鏈包括多個相互連接的掃描觸發(fā)器，該掃描鏈并用于獲得對集成電路(IC)的內(nèi)部節(jié)點的訪問以通過使測試數(shù)據(jù)穿過觸發(fā)器來簡化IC測試?？膳渲脪呙栌|發(fā)器工作在功能模式和掃描模式兩種模式中的一種模式下。
[0003]當(dāng)掃描觸發(fā)器的掃描使能輸入被置為邏輯低時，掃描觸發(fā)器處于功能模式；當(dāng)掃描觸發(fā)器的掃描使能輸入被置為邏輯高時，掃描觸發(fā)器處于掃描模式(在此例中，掃描使能信號是高有效)。對全掃描設(shè)計，在掃描測試期間，所有觸發(fā)器和所有連接到觸發(fā)器的組合邏輯，可能在同一時間翻轉(zhuǎn)，導(dǎo)致非常高的功率損耗。這樣的高功率損耗比正常功能模式下的功率損耗大很多，在正常功能模式下只有一些組合邏輯和觸發(fā)器翻轉(zhuǎn)，并且這樣的高功率損耗可能超過電路的額定功率。進(jìn)一步，隨著IC芯片密度和速度的增加，掃描移位功率問題更加嚴(yán)重。
[0004]因此，需要提供一種低功率掃描觸發(fā)器單元和掃描鏈以解決上述問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種低功率掃描觸發(fā)單元，其包括多路復(fù)用器，主鎖存器，掃描從鎖存器和數(shù)據(jù)從鎖存器。多路復(fù)用器用于接收數(shù)據(jù)輸入(D)信號和掃描輸入(SI)信號，并基于掃描使能(SE)輸入信號產(chǎn)生第一數(shù)據(jù)信號。主鎖存器連接到多路復(fù)用器，并接收所述第一數(shù)據(jù)信號并產(chǎn)生第一鎖存信號。掃描從鎖存器連接到主鎖存器，并接收所述第一鎖存信號并產(chǎn)生掃描輸出(SO)信號。數(shù)據(jù)從鎖存器連接到主鎖存器，并基于掃描使能(SE)輸入信號和所述第一鎖存信號產(chǎn)生Q和QN輸出信號。在掃描模式期間，所述Q輸出信號保持在預(yù)定電平。
[0006]本發(fā)明進(jìn)一步提供一種用于在集成電路上執(zhí)行掃描測試的方法，所述集成電路具有多個掃描連接的觸發(fā)器。每個觸發(fā)器具有主鎖存器，數(shù)據(jù)從鎖存器，掃描從鎖存器，掃描使能信號輸入(SE)，并且每個觸發(fā)器具有掃描模式和功能模式。該方法包括下述步驟:設(shè)置所述掃描使能輸入為第一邏輯狀態(tài)以使觸發(fā)器處于掃描模式；在掃描模式期間保持所述數(shù)據(jù)從鎖存器處于現(xiàn)有邏輯狀態(tài)，其中所述現(xiàn)有邏輯狀態(tài)是在設(shè)置掃描使能輸入為所述第一邏輯狀態(tài)之前的邏輯狀態(tài)；接收掃描輸入至所述主鎖存器作為第一數(shù)據(jù)信號；將來自所述主鎖存器的第一數(shù)據(jù)信號移位至所述掃描從存儲器作為第二數(shù)據(jù)信號；并且，驅(qū)動來自所述掃描從鎖存器的第二數(shù)據(jù)信號至所述觸發(fā)器的第一掃描輸出。
[0007]根據(jù)本發(fā)明，所述低功率掃描觸發(fā)器單元在掃描移位操作期間防止所述Q輸出信號改變狀態(tài)，以減少處于掃描鏈之外的組合邏輯的不必要轉(zhuǎn)換，并且因此減少了不必要的功率損耗。本發(fā)明的掃描觸發(fā)器單元與標(biāo)準(zhǔn)庫觸發(fā)器兼容?！緦＠綀D】

【附圖說明】
[0008]結(jié)合附圖將會更好地理解下述的對本發(fā)明所涉及的實施例的詳細(xì)描述發(fā)明通過示例的方式說明，但是并不被附圖限制，在附圖中類似的附圖標(biāo)記代表類似的部件。
[0009]圖1是根據(jù)本發(fā)明的第一實施例的低功率掃描觸發(fā)器單元的示意框圖；
[0010]圖2是根據(jù)本發(fā)明的第二實施例的低功率掃描觸發(fā)器單元的示意電路圖；
[0011]圖3是根據(jù)本發(fā)明的第三實施例的低功率掃描觸發(fā)器單元的示意電路圖；
[0012]圖4a是說明了根據(jù)本發(fā)明的第二實施例的在掃描和功能模式期間所執(zhí)行的周期的時序圖；圖4b是說明了根據(jù)本發(fā)明的第三實施例的在掃描和功能模式期間所執(zhí)行的周期的時序圖；
[0013]圖5是根據(jù)本發(fā)明的第四實施例的低功率掃描觸發(fā)器單元的示意電路圖；
[0014]圖6是說明了根據(jù)本發(fā)明的第四實施例的在掃描和功能模式期間所執(zhí)行的周期的時序圖；
[0015]圖7是根據(jù)本發(fā)明的一個實施例的掃描鏈的示意框圖；
[0016]圖8是根據(jù)本發(fā)明的一個實施例的掃描測試方法的流程圖。
【具體實施方式】
[0017]附圖的詳細(xì)描述目的是作為此處涉及的本發(fā)明實施例的說明，并且不代表本發(fā)明可被實施的唯一形式?？梢岳斫獾氖强墒褂貌煌膶嵤├齺硗瓿上嗤虻葍r功能，并且這些不同的實施例包括在本發(fā)明的精神和范圍之內(nèi)。
[0018]現(xiàn)在參考圖1，示出了根據(jù)本發(fā)明的第一實施例的低功率掃描觸發(fā)器單元10的示意框圖。掃描觸發(fā)器單元10包括多路復(fù)用器12，主鎖存器14，第一邏輯門16，數(shù)據(jù)從鎖存器18，掃描從鎖存器20，和第二邏輯門22.[0019]多路復(fù)用器12接收數(shù)據(jù)輸入(D)信號和掃描輸入(SI)信號作為輸入，并基于掃描使能(SE)輸入信號輸出第一數(shù)據(jù)信號。主鎖存器14連接到多路復(fù)用器12并在數(shù)據(jù)輸入端接收所述第一數(shù)據(jù)信號和在時鐘輸入端接收時鐘信號(CLK)，并輸出第一鎖存信號。掃描從鎖存器20連接到主鎖存器14，并在數(shù)據(jù)輸入端接收所述第一鎖存信號并產(chǎn)生掃描輸出(SO)信號。所述CLK信號也輸入到掃描從鎖存器20的時鐘輸入端。
[0020]在這個實施例中，第一邏輯門16包括AND門，所述AND門接收掃描使能(SE)信號的反相信號和CLK信號作為輸入，并產(chǎn)生作為輸出的第一控制信號。AND門的輸出連接到數(shù)據(jù)從鎖存器18的時鐘輸入端。數(shù)據(jù)從鎖存器18在其數(shù)據(jù)輸入端接收來自主鎖存器14的第一鎖存信號，并產(chǎn)生Q輸出。Q輸出被輸入到第二邏輯門22,第二邏輯門22在本實施例中為反相器，并且第二邏輯門產(chǎn)生QN輸出(即，非Q)。
[0021]在這個實施例中，當(dāng)掃描觸發(fā)單元10處于掃描模式，SE信號為邏輯高，則反相的SE信號為邏輯低，并且因此，由AND門16輸出的第一控制信號為邏輯低。因此，在掃描模式下，不管第一鎖存信號的值如何，數(shù)據(jù)從鎖存器18的Q和QN輸出信號不翻轉(zhuǎn)。即，在掃描模式下，Q輸出保持在預(yù)定電平。所述預(yù)定電平是在掃描觸發(fā)器單元10切換到掃描模式之前所產(chǎn)生的前次Q輸出電平。如果前次Q輸出電平為邏輯低，那么所述預(yù)定電平為邏輯低。如果前次Q輸出電平為邏輯高，那么所述預(yù)定電平為邏輯高。掃描從鎖存器20基于來自主鎖存器14的第一鎖存信號和CLK信號產(chǎn)生SO信號。當(dāng)掃描觸發(fā)器單元10處于功能模式時，SE信號為邏輯低，反相SE信號為邏輯高，因此由AND門16產(chǎn)生的第一控制信號與CLK信號相同。因此，數(shù)據(jù)從鎖存器18基于來自主鎖存器14的第一鎖存信號和CLK信號提供Q輸出。
[0022]相應(yīng)地，功能模式下，掃描觸發(fā)器單元10的操作不會改變。然而，當(dāng)掃描觸發(fā)器單元10處于掃描模式下時，Q和QN輸出保持在預(yù)定電平(它們不翻轉(zhuǎn))并且因此Q和QN輸出不會導(dǎo)致接收這些輸出信號的組合邏輯發(fā)生翻轉(zhuǎn)。這樣，在掃描測試期間不期望的功率損耗被阻止。
[0023]參考圖2，一種掃描觸發(fā)器單元30包括多路復(fù)用器(圖2中未示出)，主鎖存器4，數(shù)據(jù)從鎖存器18，和掃描從鎖存器20.[0024]數(shù)據(jù)從鎖存器18包括第一三態(tài)反相器32，第一正常反相器34，第二三態(tài)反相器36和第一晶體管38。所述第一正常反相器34和第二三態(tài)反相器36連接成一個回路所述第一三態(tài)反相器32和第一晶體管38串聯(lián)連接在電源(VDD)和地(VSS)之間。所述第一三態(tài)反相器32接收來自主鎖存器14的第一鎖存信號并在第一連接節(jié)點產(chǎn)生第二數(shù)據(jù)信號qb，所述第一連接節(jié)點位于第一正常反相器34的輸入端和第二三態(tài)反相器36的輸出端之間。在第二連接節(jié)點產(chǎn)生Q輸出，所述第二連接節(jié)點位于第一正常反相器34的輸出端和第二三態(tài)反相器36的輸入端之間。在本實施例中，第一和第二三態(tài)反相器32、36每個都包括在電源(VDD)和地(VSS)之間串聯(lián)連接的四個晶體管，并且分別由時鐘信號(c)和反相時鐘信號(cn)控制。如圖2所示，反相時鐘信號cn可由接收時鐘信號(CLK)的一反相器產(chǎn)生，并且時鐘信號(c)可由串聯(lián)連接到產(chǎn)生所述反相時鐘信號的反相器的一反相器產(chǎn)生。
[0025]第一晶體管38具有連接到第一三態(tài)反相器32的漏極，連接到地VSS的源極，和由反相掃描使能(SE)信號控制的柵極。在此例中，第一晶體管38是NM0SFET。
[0026]主鎖存器14包括第三三態(tài)反相器40，第二正常反相器42和第四三態(tài)反相器44。第二正常反相器42和第四三態(tài)反相器46連接成回路。第三三態(tài)反相器40從多路復(fù)用器12接收第一數(shù)據(jù)信號(D或SI)并在一連接節(jié)點產(chǎn)生第三數(shù)據(jù)信號，所述連接節(jié)點位于第二正常反相器42的輸入端和第四三態(tài)反相器44的輸出端之間。在一連接節(jié)點產(chǎn)生由主鎖存器14輸出的第一鎖存信號,所述連接節(jié)點位于第二正常反相器42的輸出端和第四三態(tài)反相器44的輸入端之間。第一鎖存號被提供給數(shù)據(jù)從鎖存器18和掃描從鎖存器20兩者。在本實施例中，第三和第四反相器40、44每個都包括在電源(VDD)和地(VSS)之間串聯(lián)連接的四個晶體管，并且分別被時鐘(c)和反相時鐘(cn)信號控制。
[0027]掃描從鎖存器20包括第五三態(tài)反相器46，第三正常反相器48和第六三態(tài)反相器50。第三正常反相器48和第六三態(tài)反相器50連接成回路，第三正常反相器48的輸入端連接到第六三態(tài)反相器50的輸入端。第五三態(tài)反相器46接收第一鎖存信號作為輸入并且在一連接節(jié)點提供輸出，所述連接節(jié)點位于第三正常反相器48的輸入端和第六三態(tài)反相器50的輸出端之間。在一連接節(jié)點提供掃描輸出(SO)信號，所述連接節(jié)點位于第三正常反相器48的輸出端和第六三態(tài)反相器50的輸入端之間。第五三態(tài)反相器46和第六三態(tài)反相器50分別由時鐘(c)和反相時鐘(cn)信號控制。
[0028]參考圖4a所示的時序圖，當(dāng)掃描觸發(fā)器單元30處于掃描模式時，SE信號為邏輯高并且反相掃描使能(SEb)信號為邏輯低。因此，在掃描模式期間晶體管38關(guān)斷。相應(yīng)地，第一三態(tài)反相器32部分地關(guān)斷。即，在第一連接節(jié)點處產(chǎn)生的“qb”不會隨著來自主鎖存器14的第一鎖存信號跳變，當(dāng)來自主鎖存器14的第一鎖存信號為O并且初始qb為O時它可能從O變到1，一旦qb為邏輯高它不會再跳變直到從掃描模式退出。相應(yīng)地，一旦Q輸出信號在掃描模式期間變?yōu)榈蛣t它一直保持在邏輯低。在掃描模式期間一旦Q輸出為邏輯低它將一直保持在邏輯低因此，從觸發(fā)器單元30接收Q輸出信號的任何組合邏輯最多只跳
變一次。
[0029]當(dāng)掃描觸發(fā)器單元30處于功能模式時，SE信號為邏輯低并且反相掃描使能(SEb)信號為邏輯高。因此，在功能模式下第一晶體管38接通。第一三態(tài)反相器32在時鐘信號控制下運行。即，數(shù)據(jù)從鎖存器18運行于正常狀態(tài)，基于來自主鎖存器14的第一鎖存信號和時鐘信號輸出Q和QN信號。
[0030]參考圖3，示出掃描觸發(fā)器單元30’的第三實施例。第二實施例的觸發(fā)器單元30和第三實施例的觸發(fā)器單元30’的區(qū)別在于在第三實施例中，數(shù)據(jù)從鎖存器18’包括耦合在電源VDD和第一連接節(jié)點(此處產(chǎn)生“qb”信號)之間的第二晶體管52。第二晶體管52具有連接到電源VDD的源極，連接到第一連接節(jié)點的漏極，和由反相使能(SEb)輸入信號控制的柵極。在此實施例中，第二晶體管52為PM0SFET。
[0031]參考圖4b，當(dāng)掃描觸發(fā)器單元30’處于掃描模式下時，SE信號為邏輯高并且反相掃描使能(SEb)信號為邏輯低。因此，第二晶體管52接通。位于第一連接節(jié)點處的信號“qb”在掃描移位中變?yōu)楦咭允筈輸出信號保持邏輯低狀態(tài)。然而，當(dāng)掃描觸發(fā)器單元30’處于功能模式下時，第二晶體管52關(guān)斷并且因此不會保持“qb”信號為高。同時，參考如上所述的第二實施例，在功能模式下，第一晶體管38接通并且第一三態(tài)反相器32在時鐘信號的控制下運行。因此，數(shù)據(jù)從鎖存器18’基于來自主鎖存器14的第一鎖存信號和時鐘信號輸出Q和QN信號。
[0032]圖5是根據(jù)本發(fā)明的第四實施例的低功率掃描觸發(fā)器單元54的示意電路圖。掃描觸發(fā)器單元54包括多路復(fù)用器(未示出)，主鎖存器14，數(shù)據(jù)從鎖存器58，和掃描從鎖存器60。在此實施例中，主鎖存器14與圖2和3中示出的主鎖存器14類似，因此在此不再重復(fù)進(jìn)行詳細(xì)描述。
[0033]數(shù)據(jù)從鎖存器58包括第一傳輸門62,第四正常反相器64和第七三態(tài)反相器66。第四正常反相器64和第七三態(tài)反相器66連接成回路。第一傳輸門62從主鎖存器14接收第一鎖存信號作為輸入，并具有連接到第一連接節(jié)點(QN)的輸出，所述第一連接節(jié)點位于第四正常反相器64和輸入端和第七三態(tài)反相器66的輸出端之間。在第二連接節(jié)點產(chǎn)生Q輸出，所述第二連接節(jié)點位于第四正常反相器64的輸出端和第七三態(tài)反相器66的輸入端之間。第一傳輸門62由反相SE信號(SEb)控制,并且第七三態(tài)反相器66由時鐘信號和SE信號控制。在此實施例中，第七三態(tài)反相器66包括六個晶體管并且由SE和時鐘信號兩者控制。
[0034]掃描從鎖存器60包括第五正常反相器67以及與第五正常反相器67連接成回路的第八三態(tài)反相器68。第五正常反相器67在其輸入端接收第一鎖存信號并輸出SO信號。第八三態(tài)反相器68由反相時鐘信號(cn)控制。
[0035]在此例中，數(shù)據(jù)從鎖存器58和掃描從鎖存器60通過第九三態(tài)反相器69接收由主鎖存器14產(chǎn)生的第一鎖存信號，這由時鐘信號(c)控制。
[0036]參考圖6,當(dāng)掃描觸發(fā)器單兀54處于掃描模式時，SE信號為邏輯高并且反相掃描使能(SEb)信號為邏輯低。相應(yīng)地，第一傳輸門62關(guān)斷。因此，第一連接節(jié)點(QN)處的信號不會隨著第一鎖存信號跳變。因此，Q輸出信號保持其上次狀態(tài)直到下一個捕獲。例如，如果上次電平(C)為邏輯高，那么Q輸出保持在邏輯高；如果上次電平(C)為邏輯低，那么Q輸出保持在邏輯低。當(dāng)掃描觸發(fā)器單元54處于功能模式時，SE信號為邏輯低并且反相掃描使能(SEb)信號為邏輯高，因此第一傳輸門62開通。因此，在功能模式下，數(shù)據(jù)從鎖存器58基于第一鎖存信號和時鐘信號輸出Q。在此例中，第七三態(tài)反相器66由SE信號、反相掃描使能(SEb)信號、時鐘信號(c)和反相時鐘信號(cn)控制,使得第七三態(tài)反相器66能在掃描移位模式下保持，因此Q輸出電平被保持。
[0037]圖7是根據(jù)本發(fā)明的一個實施例的掃描鏈70的示意框圖。在此例中，掃描鏈70包括掃描輸入(SI)管腳、掃描輸出(SO)管腳、系統(tǒng)時鐘(CP)、和掃描使能(SE)管腳。掃描鏈70包括多個串聯(lián)連接的低功率掃描觸發(fā)器單元為了簡單起見只示出了四個71、72、73和74。低功率掃描觸發(fā)器單元71-74與上面實施例中的相同，并且因此并未進(jìn)一步詳細(xì)描述。在此實施例中，掃描鏈70包括第一觸發(fā)器單兀71,第一和第二中間觸發(fā)器單兀72、73和最后觸發(fā)器單元74。設(shè)置第一觸發(fā)器單元71從SI管腳接收掃描輸入(SI)信號。中間觸發(fā)器單元72在其SI處接收第一觸發(fā)器單元71的SO ;中間觸發(fā)器單元73在其SI處接收第一中間觸發(fā)器單元72的SO ;并且，最后觸發(fā)器單元74在其SI處接收第二中間觸發(fā)器單元73的SO ;如圖7所示，掃描觸發(fā)器單元71-74都接收SE信號和CP信號。
[0038]在示出的實施例中，多個組合邏輯模塊75連接到觸發(fā)器單元71-74。如本領(lǐng)域所知，組合邏輯模塊可連接到觸發(fā)器單元71-74的Q和QN輸出中的一個或兩個。雖然組合邏輯模塊75被示為不同的模塊，本領(lǐng)域技術(shù)人員很容易意識到組合邏輯75實際上分布在整個包括所述示例性掃描鏈70的集成電路上。如上所述，當(dāng)掃描觸發(fā)器單元處于掃描模式時，Q輸出信號不跳變(它保持在預(yù)定電平或邏輯低)。因此，當(dāng)在執(zhí)行數(shù)據(jù)圖形紋波通過掃描鏈的掃描移位時，沒有組合邏輯75會跳變因為Q和QN輸出不跳變。因為組合邏輯75不發(fā)生跳變，避免了不必要的功率損耗，可避免功率突變，并產(chǎn)生較少熱量。
[0039]圖8是根據(jù)本發(fā)明的一個實施例的掃描測試方法的流程圖。該掃描測試方法在集成電路(IC)上執(zhí)行。所述IC具有本領(lǐng)域所知的多個掃描連接的觸發(fā)器單元。參考圖1和8，每個觸發(fā)器單元10包括主鎖存器14，數(shù)據(jù)從鎖存器18，掃描從鎖存器20，掃描使能信號輸入(SE)，并且每個觸發(fā)器單元具有掃描模式和功能模式。
[0040]在步驟S80，設(shè)置掃描使能輸入為第一邏輯狀態(tài)以使觸發(fā)器單元10進(jìn)入掃描模式。在此實施例中，第一邏輯狀態(tài)為邏輯高。在步驟S81中，數(shù)據(jù)從鎖存器18在掃描模式期間保持在現(xiàn)有邏輯狀態(tài)下。現(xiàn)有邏輯狀態(tài)是在掃描使能輸入被設(shè)置為第一邏輯狀態(tài)之前的邏輯狀態(tài)。在一些實施例中，數(shù)據(jù)從鎖存器的邏輯狀態(tài)在掃描模式期間保持邏輯低電平。因此連接到觸發(fā)器單元10的組合邏輯在掃描模式期間不會跳變。
[0041]在步驟S82，主鎖存器14接收掃描輸入作為第一數(shù)據(jù)信號。在步驟S83，第一數(shù)據(jù)信號從主鎖存器14移位到掃描從鎖存器20作為第二數(shù)據(jù)信號。在步驟S84，第二數(shù)據(jù)信號從掃描從鎖存器20被驅(qū)動至觸發(fā)器單兀10的第一掃描輸出以在集成電路上執(zhí)行掃描測試。
[0042]在步驟S85，設(shè)置掃描使能輸入為第二邏輯狀態(tài)以使觸發(fā)器單元10處于功能模式。在此實施例中，第二邏輯狀態(tài)為邏輯低。在步驟S86，第一數(shù)據(jù)信號由主鎖存器14被驅(qū)動至數(shù)據(jù)從鎖存器18作為第三數(shù)據(jù)信號。在步驟S87，第三數(shù)據(jù)信號從數(shù)據(jù)從鎖存器18耦合至觸發(fā)器單元10的第一功能輸出，因此組合邏輯在功能模式下跳變。在步驟S88，在下個時鐘周期，數(shù)據(jù)輸入在主鎖存器14中被捕獲作為第四數(shù)據(jù)信號。在步驟S89，第四數(shù)據(jù)信號從主鎖存器14被驅(qū)動至掃描從鎖存器20和數(shù)據(jù)從鎖存器18兩者。第四數(shù)據(jù)信號從主鎖存器14被驅(qū)動至掃描從鎖存器20作為第五數(shù)據(jù)信號，并且然后第五數(shù)據(jù)信號從掃描從鎖存器20耦合至觸發(fā)器單元10的掃描輸出。
[0043]在前述的任何實施例中，掃描從鎖存器可以尺寸較小使得掃描觸發(fā)器單元10能夠緊湊。此外，掃描從鎖存器可具有與數(shù)據(jù)從鎖存器類似的結(jié)構(gòu)以減少掃描觸發(fā)器單元的功能性功率。
[0044]雖然已經(jīng)示出和描述了本發(fā)明的各種實施例，顯然本發(fā)明并不僅限于這些實施例。而且，雖然特定信號被描述為高或低有效，本領(lǐng)域技術(shù)人員可以理解電路可設(shè)計成高或低有效，因此在上述示例中說明了邏輯狀態(tài)只是用于解釋性目的并且并不限制本發(fā)明的發(fā)明概念。像權(quán)利要求描述的那樣，在不偏離本發(fā)明的精神和范圍的情況下，各種修改，變化，變形，替代和等價形式對本領(lǐng)域技術(shù)人員來說是顯而易見的。
【權(quán)利要求】
1.一種可運行于功能模式和掃描模式下的低功率掃描觸發(fā)器單元，包括: 多路復(fù)用器，用于接收數(shù)據(jù)輸入(D)信號和掃描輸入(SI)信號，并基于掃描使能(SE)信號產(chǎn)生第一數(shù)據(jù)信號； 主鎖存器，連接到所述多路復(fù)用器，用于接收所述第一數(shù)據(jù)信號并產(chǎn)生第一鎖存信號; 掃描從鎖存器，連接到所述主鎖存器，用于接收所述第一鎖存信號并產(chǎn)生掃描輸出(SO)信號；以及 數(shù)據(jù)從鎖存器，連接到所述主鎖存器并接收所述第一鎖存信號，用于基于所述SE信號和所述第一鎖存信號產(chǎn)生Q輸出，其中所述Q輸出在所述掃描模式期間保持在預(yù)定電平。
2.根據(jù)權(quán)利 要求1所述的觸發(fā)器單元，進(jìn)一步包括第一邏輯門，該第一邏輯門具有連接到所述數(shù)據(jù)從鎖存器的時鐘輸入端的輸出，其中所述第一邏輯門接收反相SE輸入信號和時鐘(CLK)信號并產(chǎn)生第一控制信號，所述第一控制信號輸入到所述數(shù)據(jù)從鎖存器的時鐘輸入端使得所述Q輸出在所述掃描模式期間保持在先前的電平。
3.根據(jù)權(quán)利要求2所述的觸發(fā)器單元，其中所述一邏輯門包括AND門。
4.根據(jù)權(quán)利要求2所述的觸發(fā)器單元，進(jìn)一步包括連接到所述數(shù)據(jù)從鎖存器的所述Q輸出的反相器，用于產(chǎn)生QN輸出信號。
5.根據(jù)權(quán)利要求1所述的觸發(fā)器單元，其中所述數(shù)據(jù)從鎖存器包括 第一三態(tài)反相器，第一正常反相器，第二三態(tài)反相器和第一晶體管，其中所述第一正常反相器和所述第二三態(tài)反相器連·接成回路，所述第一三態(tài)反相器和所述第一晶體管串聯(lián)連接并布置于電源節(jié)點(VDD)和地(VSS)之間， 其中所述第一三態(tài)反相器接收所述第一鎖存信號并在第一連接節(jié)點處產(chǎn)生第二數(shù)據(jù)信號(qb)，其中所述第一連接節(jié)點連接至所述第一正常反相器的輸入端和所述第二三態(tài)反相器的輸出端，其中所述Q輸出產(chǎn)生在第二連接節(jié)點處，所述第二連接節(jié)點連接至所述第一正常反相器的輸出端和所述第二三態(tài)反相器的輸入端，并且 其中所述第一和第二三態(tài)反相器由時鐘信號控制。
6.根據(jù)權(quán)利要求5所述的觸發(fā)器單元，其中所述第一晶體管具有連接到所述第一三態(tài)反相器的漏極，連接到VSS的源極，和由反相SE信號控制的柵極。
7.根據(jù)權(quán)利要求5所述的觸發(fā)器單元，其中所述第一晶體管是NM0SFET。
8.根據(jù)權(quán)利要求5所述的觸發(fā)器單元，其中所述數(shù)據(jù)從鎖存器進(jìn)一步包括耦合在電源(VDD)和所述第一連接節(jié)點之間的第二晶體管，其中所述第二晶體管具有由所述反相SE信號控制的柵極，并且其中在所述掃描模式期間所述Q輸出保持為邏輯低。
9.根據(jù)權(quán)利要求8所述的觸發(fā)器單元，其中所述第二晶體管是PM0SFET。
10.根據(jù)權(quán)利要求5所述的觸發(fā)器單元，其中所述主鎖存器包括第三三態(tài)反相器，第二正常反相器和第四三態(tài)反相器，其中所述第二正常反相器和所述第四反相器連接成回路，所述第三三態(tài)反相器接收所述第一數(shù)據(jù)信號并在第三連接節(jié)點處產(chǎn)生第三數(shù)據(jù)信號，所述第三連接節(jié)點位于所述第二正常反相器的輸入端和第四三態(tài)反相器的輸出端，并且其中在所述第二正常反相器的輸出端產(chǎn)生所述第一鎖存信號。
11.根據(jù)權(quán)利要求10所述的觸發(fā)器單元，其中所述第三和第四三態(tài)反相器由時鐘信號控制。
12.根據(jù)權(quán)利要求10所述的觸發(fā)器單元，其中所述掃描從鎖存器包括: 接收所述第一鎖存信號的第五三態(tài)反相器； 第三正常反相器；以及 與所述第三正常反相器連接成回路的第六三態(tài)反相器； 其中所述第五三態(tài)反相器的輸出連接到第四連接節(jié)點，所述第四連接節(jié)點位于所述第三正常反相器的輸入端和所述第六三態(tài)反相器的輸出端， 在第五連接節(jié)點處產(chǎn)生所述SO信號，所述第五連接節(jié)點位于所述第三正常反相器的輸出端和所述第六三態(tài)反相器的輸入端，并且所述第五和第六三態(tài)反相器由時鐘信號控制。
13.根據(jù)權(quán)利要求12所述的觸發(fā)器單元，其中所述數(shù)據(jù)從鎖存器包括: 接收所述第一鎖存信號的第一傳輸門； 具有連接到所述第一 傳輸門的輸出端的輸入端的第四正常反相器；以及 與所述第四正常反相器連接成回路的第七三態(tài)反相器， 其中第六連接節(jié)點位于所述第四正常反相器的輸入端和所述第七三態(tài)反相驀的輸出端之間，并且第七連接節(jié)點位于所述第四正常反相器的輸出端和所述第七三態(tài)反相器的輸入端之間， 其中在所述第六連接節(jié)點處產(chǎn)生所述Q輸出，并且 其中所述第一傳輸門由反相SE信號控制，并且所述第七三態(tài)反相器由時鐘信號和所述SE信號控制。
14.根據(jù)權(quán)利要求13所述的觸發(fā)器單元，其中所述掃描從鎖存器包括: 第五正常反相器，和 與所述第五正常反相器連接成回路的第八三態(tài)反相器， 其中第八連接節(jié)點接收所述第一鎖存信號，所述第八連接節(jié)點位于所述第五正常反相器的輸入端和所述第八三態(tài)反相器的輸出端之間，并且 其中在第九節(jié)點處產(chǎn)生所述SO信號，所述第九節(jié)點位于所述第五正常反相器的輸出端，并且 其中所述第八三態(tài)反相器由時鐘信號控制。
15.根據(jù)權(quán)利要求14所述的觸發(fā)器單元，進(jìn)一步包括: 第九三態(tài)反相器，其連接在所述數(shù)據(jù)從鎖存器的所述第一傳輸門的輸入端和所述主鎖存器的輸出端之間，其中所述第九三態(tài)反相器由時鐘信號控制。
16.一種可運行于功能模式和掃描模式下的低功率掃描觸發(fā)器單元，包括: 多路復(fù)用器，用于接收數(shù)據(jù)輸入(D)信號和掃描輸入(SI)信號，并基于掃描使能(SE)信號產(chǎn)生第一數(shù)據(jù)信號； 主鎖存器，連接到所述多路復(fù)用器，用于接收所述第一數(shù)據(jù)信號并產(chǎn)生第一鎖存信號; 掃描從鎖存器，連接到所述主鎖存器，用于接收所述第一鎖存信號并產(chǎn)生掃描輸出(SO)信號；以及 數(shù)據(jù)從鎖存器，連接到所述主鎖存器并接收所述第一鎖存信號，用于產(chǎn)生Q輸出，其中所述Q輸出在所述掃描模試期間保持在預(yù)定電平，并且其中所述數(shù)據(jù)從鎖存器包括 第一三態(tài)反相器， 第一正常反相器， 與所述第一正常反相器連接成回路的第二三態(tài)反相器， 第一晶體管，所述第一晶體管和所述第一三態(tài)反相器串聯(lián)連接在電源(VDD)和地(VSS)之間， 其中所述第一三態(tài)反相器接收所述第一鎖存信號并在第一連接節(jié)點處產(chǎn)生第一控制信號(qb)，所述第一連接節(jié)點位于所述第一三態(tài)反相器的輸出端和所述第一正常反相器的輸入端之間， 其中所述Q輸出產(chǎn)生在第二連接節(jié)點處，所述第二連接節(jié)點位于所述第一正常反相器的輸出端和所述第二三態(tài)反相器的輸入端， 其中所述第一和第二三態(tài)反相器由時鐘信號控制， 其中所述第一晶體管具有連接到所述第一三態(tài)反相器的漏極，連接到地的源極，和由反相SE信號控制的柵極， 其中所述主鎖存器包括: 第三三態(tài)反相器，第二正常反相器和第四三態(tài)反相器，所述第二正常反相器和所述第四三態(tài)反相器連接 成回路，其中所述第三三態(tài)反相器接收所述第一數(shù)據(jù)信號并在位于所述第二正常反相器的輸入端和第四三態(tài)反相器的輸出端的節(jié)點處產(chǎn)生第三數(shù)據(jù)信號，并且其中在所述第二正常反相器的輸出端處產(chǎn)生所述第一鎖存信號，并且其中所述掃描從鎖存器包括； 接收所述第一鎖存信號的第五三態(tài)反相器(46)； 第三正常反相器；以及 與所述第三正常反相器連接成回路的第六三態(tài)反相器； 其中所述第五三態(tài)反相器的輸出連接到位于所述第三正常反相器的輸入端和所述第六三態(tài)反相器的輸出端的節(jié)點， 其中在位于所述第三正常反相器的輸出端和所述第六三態(tài)反相器的輸入端的節(jié)點處產(chǎn)生所述SO信號，并且 其中所述第五和第六三態(tài)反相器由時鐘信號控制。
17.根據(jù)權(quán)利要求16所述的觸發(fā)器單元，其中所述數(shù)據(jù)從鎖存器進(jìn)一步包括耦合在所述電源和所述第一連接節(jié)點之間的第二晶體管，其中所述第二晶體管具有由所述反相SE信號控制的柵極，并且其中在所述掃描模式期間所述Q輸出保持為邏輯低。
18.一種用于在具有多個掃描連接的觸發(fā)器單元的集成電路上執(zhí)行掃描測試的方法，其中每個觸發(fā)器包括主鎖存器、數(shù)據(jù)從鎖存器、掃描從鎖存器和掃描使能信號輸入(SE),并且每個觸發(fā)器單元具有掃描模式和功能模式，所述方法包括: 設(shè)置所述掃描使能輸入為第一邏輯狀態(tài)以使所述觸發(fā)器單元置于所述掃描模式下；在所述掃描模式期間保持所述數(shù)據(jù)從鎖存器為現(xiàn)有邏輯狀態(tài)，其中所述現(xiàn)有邏輯狀態(tài)是在所述掃描使能輸入被設(shè)置為所述第一邏輯狀態(tài)之前的邏輯狀態(tài)； 接收掃描輸入至所述主鎖存器作為第一數(shù)據(jù)信號； 從所述主鎖存器移位所述第一數(shù)據(jù)信號至所述掃描從鎖存器作為第二數(shù)據(jù)信號；以及從所述掃描從鎖存器驅(qū)動所述第二數(shù)據(jù)信號至所述觸發(fā)器單元的第一掃描輸出。
19.根據(jù)權(quán)利要求18所述的方法，進(jìn)一步包括: 在所述掃描模式期間，保持所述數(shù)據(jù)從鎖存器的邏輯狀態(tài)為邏輯低電平。
20.根據(jù)權(quán)利要求18所述的方法，進(jìn)一步包括: 設(shè)置所述掃描使能輸入為第二邏輯狀態(tài)以使所述觸發(fā)器單元置于所述功能模式； 從所述主鎖存器驅(qū)動所述第一數(shù)據(jù)信號至所述數(shù)據(jù)從鎖存器作為第三數(shù)據(jù)信號； 從所述數(shù)據(jù)從鎖存器耦合所述第三數(shù)據(jù)信號至所述觸發(fā)器單元的第一功能輸出； 在下個時鐘周期中捕獲數(shù)據(jù)輸入至所述主鎖存器作為第四數(shù)據(jù)信號；以及 從所述主鎖存器驅(qū)動所述第四數(shù)據(jù)信號至所述掃描從鎖存器和所述數(shù)據(jù)從鎖存器兩者。
【文檔編號】G01R31/3185GK103576082SQ201210401167
【公開日】2014年2月12日 申請日期:2012年8月6日 優(yōu)先權(quán)日:2012年8月6日
【發(fā)明者】張旺根, 陸思安, 章沙雁 申請人:飛思卡爾半導(dǎo)體公司