集成電路測試系統(tǒng)及測試方法
【專利摘要】本發(fā)明提供了一種集成電路測試系統(tǒng)及測試方法，其中，所述集成電路測試系統(tǒng)包括：多臺測試機及一臺探針臺，所述探針臺與所述多臺測試機信號連接；當探針臺定位到一待測芯片后，所述探針臺同時向所述多臺測試機發(fā)送SOT信號。在此，采用了多臺測試機，由此便能減少對待測芯片的檢測周期，提高檢測效率，降低檢測成本。
【專利說明】集成電路測試系統(tǒng)及測試方法
【技術領域】
[0001]本發(fā)明涉及集成電路測試【技術領域】，特別涉及一種集成電路測試系統(tǒng)及測試方法。
【背景技術】
[0002]集成電路芯片(integrated circuit chip, IC芯片)的電性測試在半導體制作工藝(semiconductor process)的各階段中都是相當重要的。每一個IC芯片都必須接受測試以確保其電性功能(electrical function)。
[0003]在集成電路芯片的測試過程中，使用的測試設備主要包括:測試機(AutomaticTest Equipment, ATE)及探針臺(prober)。其中，測試機是用于晶圓和其他成品測試的一種專用設備，可以實現各種電性參數的測量，以檢測集成電路芯片的電性功能。探針臺是集成電路制造過程中用于晶圓測試的一種設備，主要完成晶圓的固定步距移動。
[0004]請參考圖1，其為現有的集成電路測試系統(tǒng)的框結構示意圖。如圖1所示，現有的集成電路測試系統(tǒng)I包括:一臺測試機10及一臺探針臺11，所述測試機10與所述探針臺11信號連接。所述集成電路測試系統(tǒng)I通過如下步驟實現對集成電路芯片(待測芯片)的檢測:
[0005](I)將晶圓放置在探針臺上11，所述晶圓包括多個集成電路芯片(待測芯片)；
[0006](2)移動探針臺11，使得探針臺11定位到一待測芯片，即使得待測芯片與一探針卡接觸；
[0007](3)探針臺11向測試機10發(fā)送SOT信號(即開始測試的信號)，測試機10接收到SOT信號后對待測芯片進行電流、電壓、頻率等電性參數測試；
[0008](4)測試完成后，測試機10向探針臺11發(fā)送EOT信號(即完成測試的信號)及BIN信號(即測試結果信號)；
[0009](5)探針臺11接收到EOT信號及BIN信號后定位到下一個待測芯片，并重復執(zhí)行步驟(3廣(4)，即進行下一個測試循環(huán)，直至完成整個晶圓的測試，此時，探針臺11向測試機10發(fā)送waferend信號(即晶圓測試結束的信號)。
[0010]通過現有的集成電路測試系統(tǒng)能夠實現對于待測芯片的電性功能檢測，但是效率不高。特別的，當待測芯片中有多個功能電路需要檢測，而一臺測試機同一時刻只能檢測其中部分功能電路時，將導致對該待測芯片的檢測周期變長，從而降低了檢測效率，提高了檢測成本。

【發(fā)明內容】

[0011]本發(fā)明的目的在于提供一種集成電路測試系統(tǒng)及測試方法，以解決現有技術中集成電路測試系統(tǒng)的檢測效率低、檢測成本高的問題。
[0012]為解決上述問題，本發(fā)明提供一種集成電路測試系統(tǒng)，包括:多臺測試機及一臺探針臺，所述探針臺與所述多臺測試機信號連接；[0013]當探針臺定位到一待測芯片后，所述探針臺同時向所述多臺測試機發(fā)送SOT信號。
[0014]可選的，在所述的集成電路測試系統(tǒng)中，還包括一分信號電路，所述分信號電路能夠同時發(fā)送多個輸出信號，所述探針臺通過所述分信號電路與所述多臺測試機信號連接。
[0015]可選的，在所述的集成電路測試系統(tǒng)中，所述分信號電路包括一反相器及與所述反相器連接的譯碼器，其中，所述反相器的輸入端與所述探針臺連接，所述反相器的輸出端與所述譯碼器連接，所述譯碼器的多個輸出端分別與所述多臺測試機連接。
[0016]可選的，在所述的集成電路測試系統(tǒng)中，還包括一或門電路，每臺測試機的EOT信號輸出端均與所述或門電路的輸入端連接，所述或門電路的輸出端與所述探針臺的第一輸入端連接。
[0017]可選的，在所述的集成電路測試系統(tǒng)中，還包括一與門電路，每臺測試機的BIN信號輸出端均與所述與門電路的輸入端連接，所述與門電路的輸出端與所述探針臺的第二輸入端連接。
[0018]可選的，在所述的集成電路測試系統(tǒng)中，還包括一計數器，所述計數器的輸入端與所述與門電路的輸出端連接，所述計數器的輸出端與所述探針臺的第二輸入端連接。
[0019]本發(fā)明還提供一種集成電路測試系統(tǒng)的測試方法，其中，所述集成電路測試系統(tǒng)包括多臺測試機及一臺探針臺，所述探針臺與所述多臺測試機信號連接；所述測試方法包括:
[0020]所述探針臺定位到一待測芯片；
[0021]當探針臺定位到一待測芯片后，所述探針臺同時向所述多臺測試機發(fā)送SOT信號;
[0022]所述多臺測試機接收到SOT信號后，對所述待測芯片進行電性測試。
[0023]可選的，在所述的集成電路測試系統(tǒng)的測試方法中，還包括:
[0024]所述多臺測試機完成對所述待測芯片的電性測試后，通過一或門電路向所述探針臺發(fā)送EOT信號，并通過一與門電路向所述探針臺發(fā)送BIN信號。
[0025]可選的，在所述的集成電路測試系統(tǒng)的測試方法中，所述多臺測試機完成對所述待測芯片的電性測試后，通過一與門電路及一計數器向所述探針臺發(fā)送BIN信號。
[0026]在本發(fā)明提供的集成電路測試系統(tǒng)及測試方法中，采用了多臺測試機，由此便能減少對待測芯片的檢測周期，提高檢測效率，降低檢測成本。
【專利附圖】

【附圖說明】
[0027]圖1是現有的集成電路測試系統(tǒng)的框結構示意圖；
[0028]圖2是本發(fā)明實施例的集成電路測試系統(tǒng)的框結構示意圖；
[0029]圖3是本發(fā)明實施例的分信號電路的結構示意圖。
【具體實施方式】
[0030]以下結合附圖和具體實施例對本發(fā)明提出的集成電路測試系統(tǒng)及測試方法作進一步詳細說明。根據下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0031]請參考圖2，其為本發(fā)明實施例的集成電路測試系統(tǒng)的框結構示意圖。如圖2所示，所述集成電路測試系統(tǒng)2包括:多臺測試機20及一臺探針臺21，所述探針臺21與所述多臺測試機20信號連接；當探針臺21定位到一待測芯片后，所述探針臺21同時向所述多臺測試機20發(fā)送SOT信號。
[0032]在本實施例中，所述測試機20的數量為兩臺，分別用標記“20a”和“20b”加以表示。在本發(fā)明的其他實施例中，所述測試機20的數量可以為更多臺，例如三臺、四臺、五臺等。假設一待測芯片內功能電路需要三臺測試機同時工作，才能在一個檢測周期內完成，則優(yōu)選的，所述測試機20的數量選用為三臺。對此，可根據具體測試情況以確定測試機20的選用數量，本申請并不做限定。
[0033]在此，由于采用了多臺測試機20，由此便能減少對待測芯片的檢測周期，提高檢測效率，降低檢測成本。
[0034]在本實施例中，通過一分信號電路，實現所述探針臺21同時向測試機20a及測試機20b (以下用第一測試機20a及第二測試機20b加以區(qū)分)發(fā)送SOT信號。其中，所述分信號電路能夠同時發(fā)送多個輸出信號，所述探針臺21通過所述分信號電路與所述多臺測試機20 (即第一測試機20a及第二測試機20b)信號連接。
[0035]具體的，請參考圖3，其為本發(fā)明實施例的分信號電路的結構示意圖。如圖3所示，所述分信號電路30包括:一反相器31及與所述反相器31連接的譯碼器32，其中，所述反相器31的輸入端與所述探針臺21 (圖3中未示出，可相應參考圖2)連接，所述反相器31的輸出端與所述譯碼器32連接，所述譯碼器32的多個輸出端分別與所述多臺測試機20連接(即第一測試機20a及第二測試機20b連接，圖3中未示出，可相應參考圖2)。
[0036]即在本實施例中，所述反相器31的輸入端作為所述分信號電路30的輸入端，與所述探針臺21連接；所述譯碼器32的輸出端作為所述分信號電路30的輸出端，與第一測試機20a及第二測試機20b連接。
[0037]在此，選用一反相器31將所述探針臺21發(fā)出的SOT信號反相，之后再送給所述譯碼器32以得到多個輸出信號提供給多臺測試機20。由此，可以保證信號傳遞的可靠性，防止探針臺21發(fā)出的SOT信號由于信號抖動等原因，造成測試機20的誤操作。
[0038]通常的，探針臺21發(fā)出的SOT信號是一個低電平有效的信號。因此，在本實施例中，所述反相器31選用一 74LS04芯片，所述譯碼器32選用一 2803芯片實現，其中，所述反相器31能夠將接收到的低電平信號反相成高電平信號；而所述2803芯片又能夠實現接收一高電平信號之后，同時輸出多個低電平信號，從而實現將低電平的SOT信號同時傳送給第一測試機20a及第二測試機20b。其中，所述2803芯片一電源管腳可與一電阻連接，優(yōu)選的，所述電阻的阻值為4.7千歐。由此，可防止所述2803芯片的輸出信號浮動，從而提高所述2803芯片輸出信號的可靠性，進而保證所述集成電路測試系統(tǒng)2的可靠性。
[0039]因此，所述探針臺21通過上述分信號電路30向測試機20發(fā)送SOT信號的具體傳遞過程如下:
[0040]所述探針臺21發(fā)出一低電平的SOT信號；所述反相器31接收所述所述低電平的SOT信號，反相成高電平信號，將該高電平信號發(fā)送給譯碼器32 ;所述譯碼器32接收該高電平信號，(在此)同時輸出兩個低電平信號，分別提供給第一測試機20a及第二測試機20b。[0041]接著，所述第一測試機20a及第二測試機20b接收到所述SOT信號后，便可對所述待測芯片進行電性測試。
[0042]當所述第一測試機20a及第二測試機20b完成對于待測芯片的測試之后，將發(fā)送EOT信號及BIN信號給探針臺21。通常的，EOT信號也是一個低電平有效信號；而對于所述BIN信號，若是一高電平信號，則表明所述待測芯片測試通過；若是一低電平信號，則表明所述待測芯片測試不通過。
[0043]因此，在本實施例中，優(yōu)選的，所述集成電路測試系統(tǒng)2還包括一或門電路及一與門電路(圖2中未示出)，每臺測試機20的EOT信號輸出端均與所述或門電路的輸入端連接，所述或門電路的輸出端與所述探針臺21的第一輸入端連接；每臺測試機20的BIN信號輸出端均與所述與門電路的輸入端連接，所述與門電路的輸出端與所述探針臺21的第二輸入端連接。其中，所述或門電路可通過一 74LS32芯片實現，所述與門電路可通過一 74LS08芯片實現。
[0044]對于EOT信號，由于是低電平有效，而所述第一測試機20a及第二測試機20b發(fā)出的EOT信號又通過一或門電路傳遞給所述探針臺21，因此，只有在所述第一測試機20a及第二測試機20b均為低電平的EOT信號時，所述探針臺21才能得到本輪測試結束的信號。從而保證了探針臺21定位到下一個測試芯片的可靠性，即保證了所述集成電路測試系統(tǒng)2的
可靠性。
[0045]而對于BIN信號，由于是高電平信號表明所述待測芯片測試通過，而所述第一測試機20a及第二測試機20b發(fā)出的BIN信號又通過一與門電路傳遞給所述探針臺21，因此，若有一個測試機20檢測到待測芯片不通過測試，所述探針臺21便可得知所述待測芯片是壞的，進而可以在所述待測芯片上做出標記。
[0046]進一步的，所述集成電路測試系統(tǒng)2還包括一計數器(圖2中未示出)，所述計數器的輸入端與所述與門電路的輸出端連接，所述計數器的輸出端與所述探針臺21的第二輸入端連接。在本實施例中，由于BIN信號的輸出與檢測到待測芯片的缺陷時間有關，也就是說所述第一測試機20a及第二測試機20b發(fā)出的BIN信號往往存在不同步。因此，在本實施例中，通過一計數器可檢測出所述待測芯片的缺陷嚴重程度，即對于所述第一測試機20a及第二測試機20b的檢測均不通過，還是僅通過其中一個，從而進一步了解所述待測芯片的產品質量。
[0047]相應的，本實施還提供了利用上述集成電路測試系統(tǒng)2對待測芯片進行檢測的測試方法。所述方法包括:
[0048]S40:所述探針臺21定位到一待測芯片；
[0049]S41:當探針臺21定位到一待測芯片后，所述探針臺21同時向所述多臺測試機20(即第一測試機20a及第二測試機20b)發(fā)送SOT信號；
[0050]S42:所述多臺測試機20 (即第一測試機20a及第二測試機20b)接收到SOT信號后，對所述待測芯片進行電性測試。
[0051]進一步的，所述多臺測試機20完成對所述待測芯片的電性測試后，通過一或門電路向所述探針臺21發(fā)送EOT信號，并通過一與門電路向所述探針臺21發(fā)送BIN信號。所述多臺測試機20完成對所述待測芯片的電性測試后，通過一與門電路及一計數器向所述探針臺21發(fā)送BIN信號。[0052]在完成對一個待測芯片的測試之后，所述探針臺21定位到下一個待測芯片，并重復執(zhí)行步驟S41及S42，直至將晶圓上的所有待測芯片都完成檢測。當完成了對晶圓上的所有待測芯片的檢測后，所述探針臺21向所述第一測試機20a及第二測試機20b發(fā)出waferend信號，結束檢測。其中，所述探針臺21可通過與發(fā)送SOT相同的方式，向所述第一測試機20a及第二測試機20b發(fā)出wafer end信號。
[0053]上述描述僅是對本發(fā)明較佳實施例的描述，并非對本發(fā)明范圍的任何限定，本發(fā)明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬于權利要求書的保護范圍。
【權利要求】
1.一種集成電路測試系統(tǒng)，其特征在于，包括:多臺測試機及一臺探針臺，所述探針臺與所述多臺測試機信號連接； 當探針臺定位到一待測芯片后，所述探針臺同時向所述多臺測試機發(fā)送SOT信號。
2.如權利要求1所述的集成電路測試系統(tǒng)，其特征在于，還包括一分信號電路，所述分信號電路能夠同時發(fā)送多個輸出信號，所述探針臺通過所述分信號電路與所述多臺測試機信號連接。
3.如權利要求2所述的集成電路測試系統(tǒng)，其特征在于，所述分信號電路包括一反相器及與所述反相器連接的譯碼器，其中，所述反相器的輸入端與所述探針臺連接，所述反相器的輸出端與所述譯碼器連接，所述譯碼器的多個輸出端分別與所述多臺測試機連接。
4.如權利要求1所述的集成電路測試系統(tǒng)，其特征在于，還包括一或門電路，每臺測試機的EOT信號輸出端均與所述或門電路的輸入端連接，所述或門電路的輸出端與所述探針臺的第一輸入端連接。
5.如權利要求1所述的集成電路測試系統(tǒng)，其特征在于，還包括一與門電路，每臺測試機的BIN信號輸出端均與所述與門電路的輸入端連接，所述與門電路的輸出端與所述探針臺的第二輸入端連接。
6.如權利要求5所述的集成電路測試系統(tǒng)，其特征在于，還包括一計數器，所述計數器的輸入端與所述與門電路的輸出端連接，所述計數器的輸出端與所述探針臺的第二輸入端連接。
7.一種集成電路測試系統(tǒng)的測試方法，其中，所述集成電路測試系統(tǒng)包括多臺測試機及一臺探針臺，所述探針臺與所述多臺測試機信號連接；所述測試方法包括: 所述探針臺定位到一待測芯片； 當探針臺定位到一待測芯片后，所述探針臺同時向所述多臺測試機發(fā)送SOT信號； 所述多臺測試機接收到SOT信號后，對所述待測芯片進行電性測試。
8.如權利要求7所述的集成電路測試系統(tǒng)的測試方法，其特征在于，還包括: 所述多臺測試機完成對所述待測芯片的電性測試后，通過一或門電路向所述探針臺發(fā)送EOT信號，并通過一與門電路向所述探針臺發(fā)送BIN信號。
9.如權利要求8所述的集成電路測試系統(tǒng)的測試方法，其特征在于，所述多臺測試機完成對所述待測芯片的電性測試后，通過一與門電路及一計數器向所述探針臺發(fā)送BIN信號。
【文檔編號】G01R31/28GK103777131SQ201210413616
【公開日】2014年5月7日 申請日期:2012年10月25日 優(yōu)先權日:2012年10月25日
【發(fā)明者】顧良波, 張志勇, 余琨, 王錦, 葉建明, 郝丹丹 申請人:上海華嶺集成電路技術股份有限公司