專利名稱：一種測(cè)量和表征mos晶體管器件失配特性的方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，特別涉及一種MOS晶體管器件失配特性的測(cè)量和表征系統(tǒng)。
背景技術(shù)：
MOS器件的失配(mismatch)通常是指一組設(shè)計(jì)尺寸完全相同的MOS器件放置在非常接近的區(qū)域，其電學(xué)特性往往會(huì)表現(xiàn)出一定的差異性，它通常與摻雜工藝的隨機(jī)漲落 (RandomDoping Fluctuation)以及器件尺寸的邊緣效應(yīng)(Line Edge Roughness)等因素密切相關(guān)。
失配對(duì)于集成電路設(shè)計(jì)和制造的影響是顯而易見(jiàn)的，尤其是隨著工藝節(jié)點(diǎn)的不斷縮小，失配的影響更是越來(lái)越突出，其典型實(shí)例是對(duì)于一個(gè)標(biāo)準(zhǔn)的6管SRAM，如果兩側(cè)對(duì)稱的MOS晶體管產(chǎn)生較大的失配，則有可能導(dǎo)致SRAM的存儲(chǔ)狀態(tài)發(fā)生反轉(zhuǎn)，從而導(dǎo)致存儲(chǔ)模塊的失效。因此，對(duì)于集成電路設(shè)計(jì)者而言，如果能準(zhǔn)確地考慮到失配所帶來(lái)的設(shè)計(jì)容差， 則有可能使所設(shè)計(jì)的產(chǎn)品獲得更高的工藝成品率，于是如何準(zhǔn)確地表征和提取MOS晶體管器件的失配模型參數(shù)便成為影響電路設(shè)計(jì)的關(guān)鍵因素之一。
失配特性的表征和模型提取通常需要基于大量的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)分析，比較理想的做法是將尺寸完全相同的很多器件兩兩相鄰放置在有限區(qū)域內(nèi)，并對(duì)兩兩相鄰的器件性能之間的差異進(jìn)行統(tǒng)計(jì)分析，由于每個(gè)MOS晶體管器件通常需要源極(S)、漏極(D)、柵極(G) 和襯底(B)四端引出性能表征，而用于端口引出的測(cè)試引腳的面積通常比器件本身的面積要大得多，因此這種做法實(shí)際受限于面積而不可能在一個(gè)較小區(qū)域內(nèi)同時(shí)排放大量測(cè)試引腳。目前常用的失配特性表征以及模型提取的結(jié)構(gòu)為在一個(gè)測(cè)試芯片內(nèi)同時(shí)放置兩個(gè)尺寸完全相同的M0SFET，這兩個(gè)MOSFET通常共用柵極、源極和襯底以節(jié)省測(cè)試引腳面積，于是在同一個(gè)裸片(Die)內(nèi)這兩個(gè)MOSFET的電學(xué)參數(shù)的差異表征為AVth和Aids，其中，Vth 和Ids分別表示MO SFET的閾值電壓和開(kāi)態(tài)電流，這里通常需要測(cè)試一片晶圓(Wafer)上的多個(gè)裸片甚至測(cè)量多片晶圓以獲得大量數(shù)據(jù)，于是該尺寸MOSFET的失配特性可以表征為 σ (AVth)和 σ (Aids)。
不難發(fā)現(xiàn)，這種表征失配特性的方法其實(shí)引入了裸片與裸片甚至晶圓與晶圓之間的差異(通常稱之為Global Variation)。例如，晶圓邊緣相比于其它區(qū)域通常會(huì)產(chǎn)生較大的電學(xué)特性差異，此時(shí)若仍考慮利用所有的裸片來(lái)計(jì)算σ (AVth)或σ (Aids)，實(shí)際上是將裸片與裸片的差異疊加進(jìn)了失配特性的表征中，這將不可避免地影響失配特性模型提取的準(zhǔn)確性。發(fā)明內(nèi)容
本發(fā)明的主要目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種測(cè)量和表征MOS器件失配特性的系統(tǒng)和方法，能夠準(zhǔn)確獲得MOS器件失配特性。
為達(dá)成上述目的，本發(fā)明提供一種測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述系統(tǒng)包括
MOS器件陣列模塊，包括多個(gè)信號(hào)選通器及由多個(gè)MOS器件組成的MOS器件陣列， 每一個(gè)所述信號(hào)選通器耦接一個(gè)所述MOS器件；地址模塊，耦接所述信號(hào)選通器，所述地址 模塊包括行地址譯碼選擇電路及列地址譯碼選擇電路，其根據(jù)地址位產(chǎn)生選擇信號(hào)以通過(guò) 所述信號(hào)選通器選定所述MOS器件陣列中的MOS器件；測(cè)試模塊，耦接所述MOS器件，測(cè)試 所述MOS器件的電學(xué)參數(shù)；計(jì)算轉(zhuǎn)換模塊，耦接所述測(cè)試模塊，計(jì)算得到所述MOS器件陣列 中相同尺寸的所述MOS器件的電學(xué)參數(shù)的標(biāo)準(zhǔn)偏差，并轉(zhuǎn)換為該尺寸MOS器件的失配參數(shù)， 以表征所述MOS器件陣列中該尺寸MOS器件的失配特性；以及控制模塊，耦接所述地址模 塊，測(cè)試模塊及計(jì)算轉(zhuǎn)換模塊，產(chǎn)生所述地址位，并控制所述測(cè)試模塊及所述計(jì)算轉(zhuǎn)換模塊 完成自動(dòng)或半自動(dòng)測(cè)量和表征的過(guò)程控制。
可選的，所述行地址譯碼選擇電路根據(jù)行地址位產(chǎn)生行選擇信號(hào)以選定所述MOS 器件陣列的行，所述列地址譯碼選擇電路根據(jù)列地址位產(chǎn)生列選擇信號(hào)以選定所述MOS器 件陣列的列。
可選的，所述信號(hào)選通器包括串接的行導(dǎo)通管及列導(dǎo)通管，所述行導(dǎo)通管的柵極 耦接所述行地址譯碼選擇電路，所述列導(dǎo)通管的柵極耦接所述列地址譯碼選擇電路，所述 行導(dǎo)通管及所述列導(dǎo)通管依據(jù)所述行選擇信號(hào)及所述列選擇信號(hào)導(dǎo)通或截止。
可選的，所述信號(hào)選通器包括串接的行導(dǎo)通管及列導(dǎo)通管，所述行導(dǎo)通管的柵極 耦接所述行地址譯碼選擇電路，所述列導(dǎo)通管的柵極耦接所述列地址譯碼選擇電路，所述 行導(dǎo)通管及所述列導(dǎo)通管依據(jù)所述行選擇信號(hào)及所述列選擇信號(hào)導(dǎo)通或截止。
可選的，所述信號(hào)選通器還包括關(guān)斷晶體管，且所述關(guān)斷晶體管的類型與所述MOS 器件的類型相同；所述關(guān)斷晶體管的漏極耦接所述MOS器件的柵極；當(dāng)所述關(guān)斷晶體管為 NMOS關(guān)斷晶體管時(shí)，其源極接地；當(dāng)所述關(guān)斷晶體管為PMOS關(guān)斷晶體管時(shí)，其源極接電源 電壓；所述關(guān)斷晶體管的柵極由所述行選擇信號(hào)或所述列選擇信號(hào)控制，且所述行導(dǎo)通管 或所述列導(dǎo)通管截止時(shí)，所述關(guān)斷晶體管導(dǎo)通；所述行導(dǎo)通管或所述列導(dǎo)通管導(dǎo)通時(shí)，所述 關(guān)斷晶體管關(guān)斷。
可選的，所述行導(dǎo)通管和所述列導(dǎo)通管均為NMOS管，所述信號(hào)選通器還包括反相 器，所述反相器的輸入端耦接所述NMOS管，其輸出端耦接所述關(guān)斷晶體管的柵極。
可選的,所述行導(dǎo)通管和所述列導(dǎo)通管其中之一為NMOS管,另一個(gè)為PMOS管,所 述關(guān)斷晶體管的柵極與所述PMOS管的柵極相連，且由所述行選擇信號(hào)或所述列選擇信號(hào) 控制，所述行選擇信號(hào)或所述列選擇信號(hào)由所述地址模塊產(chǎn)生，且所述地址模塊包括反相 器。
可選的，所述測(cè)試模塊包括柵極測(cè)量點(diǎn)，耦接所述MOS器件陣列中各MOS器件的柵 極；源極測(cè)量點(diǎn)，耦接所述MOS器件陣列中各MOS器件的源極；漏極測(cè)量點(diǎn)，耦接所述MOS 器件陣列中各MOS器件的漏極；基極測(cè)量點(diǎn)，耦接所述MOS器件陣列中各MOS器件的襯底； 以及測(cè)量器，耦接所述柵極測(cè)量點(diǎn)，源極測(cè)量點(diǎn)，漏極測(cè)量點(diǎn)以及基極測(cè)量點(diǎn)，測(cè)量所述MOS 器件的電學(xué)參數(shù)。
可選的，所述柵極測(cè)量點(diǎn)耦接所述地址模塊。
可選的，所述電學(xué)參數(shù)包括閾值電壓與開(kāi)態(tài)電流。
可選的，所述計(jì)算轉(zhuǎn)換模塊計(jì)算得到多個(gè)相同尺寸的所述MOS陣列的多個(gè)失配參數(shù)的中位數(shù)并用于表征所述MOS器件的失配參數(shù)。
可選的，所述MOS器件陣列包括多個(gè)不同尺寸的MOS器件子陣列。
本發(fā)明進(jìn)一步提供了一種測(cè)量和表征MOS器件失配特性的方法，用于測(cè)量和表征 MOS器件陣列中各尺寸MOS器件的失配特性，所述方法包括以下步驟
步驟1:通過(guò)地址位選擇所述MOS器件陣列中的MOS器件；
步驟2 :測(cè)試所述MOS器件的電學(xué)參數(shù)；
步驟3 :循環(huán)進(jìn)行步驟I和步驟2，測(cè)試所述MOS器件陣列中所有的MOS器件的電學(xué)參數(shù)；
步驟4 :計(jì)算得到所述MOS器件陣列中相同尺寸的所述MOS器件的電學(xué)參數(shù)的標(biāo) 準(zhǔn)偏差，并轉(zhuǎn)換為該尺寸MOS器件的失配參數(shù)，以表征所述MOS器件陣列中該尺寸MOS器件 的失配特性。
可選的，所述通過(guò)地址位選擇所述MOS器件陣列中的MOS器件的步驟包括根據(jù)行 地址位產(chǎn)生行選擇信號(hào)；根據(jù)列地址位產(chǎn)生列選擇信號(hào)；根據(jù)所述行選擇信號(hào)及所述列選 擇信號(hào)選定并導(dǎo)通所述MOS器件陣列中的MOS器件。
可選的，所述測(cè)試所述MOS器件的電學(xué)參數(shù)的步驟包括將所述MOS器件陣列中各 MOS器件的源極并聯(lián)耦接至源極測(cè)量點(diǎn)；將所述MOS器件陣列中各MOS器件的漏極并聯(lián)耦 接至漏極測(cè)量點(diǎn)；將所述MOS器件陣列中各MOS器件的襯底并聯(lián)耦接至基極測(cè)量點(diǎn)；將所 述地址模塊耦接至柵極測(cè)量點(diǎn)，其中所述地址模塊根據(jù)所述地址位選定所述MOS器件陣列 中的MOS器件；以及通過(guò)所述源極測(cè)量點(diǎn)，漏極測(cè)量點(diǎn)，基極測(cè)量點(diǎn)及柵極測(cè)量點(diǎn)測(cè)試所述 MOS器件的電學(xué)參數(shù)。
可選的，所述電學(xué)參數(shù)包括閾值電壓與開(kāi)態(tài)電流。
可選的，所述測(cè)量和表征MOS器件失配特性的方法還包括計(jì)算得到多個(gè)相同尺寸 的所述MOS陣列的多個(gè)失配參數(shù)的中位數(shù)并用于表征所述MOS器件的失配參數(shù)。
可選的，所述MOS器件陣列包括多個(gè)不同尺寸的MOS器件子陣列。
本發(fā)明的有益效果在于利用MOS器件陣列結(jié)構(gòu)真正實(shí)現(xiàn)了在有限的局部區(qū)域內(nèi) 表征相同尺寸的器件之間的失配特性，而且利用地址譯碼電路極大地減少了測(cè)試所需的引 腳數(shù)目，節(jié)省了測(cè)試芯片的面積。此外，本發(fā)明通過(guò)轉(zhuǎn)換模塊不僅可以準(zhǔn)確表征MOS器件陣 列中MOS器件的失配特性，在保證準(zhǔn)確性的同時(shí)也無(wú)需進(jìn)行大量計(jì)算，明顯提高了工作效 率。


圖1所示為本發(fā)明一實(shí)施例測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng) 的方塊示意圖。
圖2所示為本發(fā)明一實(shí)施例測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng) 的部分結(jié)構(gòu)示意圖。
圖3(a)及3(b)所示為本發(fā)明一實(shí)施例信號(hào)選通器的電路示意圖。
圖4所示為MOS器件陣列中相同尺寸的MOS器件樣本量-失配特性表征誤差關(guān)系 圖。
圖5所示為采用傳統(tǒng)算法以及本發(fā)明的計(jì)算轉(zhuǎn)換模塊所得到的閾值電壓失配參數(shù)比較圖。
圖6所示為運(yùn)用本發(fā)明測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)得到 的失配參數(shù)-器件尺寸關(guān)系圖。
具體實(shí)施方式
為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說(shuō)明書附圖，對(duì)本發(fā)明的內(nèi)容作進(jìn)一 步說(shuō)明。當(dāng)然本發(fā)明并不局限于該具體實(shí)施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也 涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。
本發(fā)明提供一種測(cè)量和表征MOS器件失配特性的系統(tǒng)及方法，用于測(cè)量和表征 MOS器件陣列的失配特性，以下將以4x4的MOS器件陣列為例對(duì)本發(fā)明加以詳細(xì)說(shuō)明。本發(fā) 明所稱的“耦接”并不限定于直接耦接，還可包括間接耦接。
首先請(qǐng)參考圖1和圖2，其所示為本發(fā)明測(cè)量和表征MOS器件失配特性的系統(tǒng)的 方塊示意圖及部分結(jié)構(gòu)示意圖。該系統(tǒng)包括MOS器件陣列模塊10，地址模塊20，測(cè)試模塊 30，計(jì)算轉(zhuǎn)換模塊40以及控制模塊50。MOS器件陣列模塊10包括多個(gè)信號(hào)選通器12及多 個(gè)MOS器件11，每一個(gè)信號(hào)選通器12耦接一個(gè)MOS器件11 ;地址模塊20根據(jù)地址位產(chǎn)生 選擇信號(hào)以導(dǎo)通信號(hào)選通器12，從而選定MOS器件陣列模塊10中待測(cè)的MOS器件11。測(cè) 試模塊30則耦接MOS器件11，測(cè)量其電學(xué)參數(shù)。計(jì)算轉(zhuǎn)換模塊40耦接測(cè)試模塊30，計(jì)算 得到MOS器件陣列模塊10中相同尺寸的MOS器件11的電學(xué)參數(shù)的標(biāo)準(zhǔn)偏差并轉(zhuǎn)換為MOS 器件陣列中該尺寸MOS器件11的失配參數(shù)。在本發(fā)明的優(yōu)選實(shí)施例中，當(dāng)系統(tǒng)對(duì)多個(gè)裸片 或多片晶圓中的相同尺寸的MOS器件陣列進(jìn)行測(cè)量和轉(zhuǎn)換以得到多個(gè)失配參數(shù)后，計(jì)算轉(zhuǎn) 換模塊40還計(jì)算出這些失配參數(shù)的中位數(shù)并表征為該尺寸MOS器件11的失配參數(shù)。控制 模塊50耦接地址模塊20，測(cè)試模塊30及計(jì)算轉(zhuǎn)換模塊40，控制模塊40能夠產(chǎn)生地址位使 地址模塊20根據(jù)該地址位產(chǎn)生選擇信號(hào)來(lái)選定MOS器件，同時(shí)控制模塊40控制測(cè)試模塊 30對(duì)選定的MOS器件進(jìn)行電學(xué)參數(shù)測(cè)試，當(dāng)對(duì)MOS器件陣列中同一尺寸的所有的MOS器件 進(jìn)行電學(xué)參數(shù)測(cè)試后，控制模塊40還控制計(jì)算轉(zhuǎn)換模塊進(jìn)行計(jì)算并轉(zhuǎn)換為該尺寸MOS器件 的失配參數(shù)，從而完成自動(dòng)或半自動(dòng)失配特性測(cè)量和表征的過(guò)程控制。
請(qǐng)繼續(xù)參考圖1與圖2，地址模塊20進(jìn)一步包括行地址譯碼選擇電路21以及列 地址譯碼選擇電路22，行地址譯碼選擇電路21根據(jù)行地址位來(lái)產(chǎn)生行選擇信號(hào)，從而選定 MOS器件陣列的行；列地址譯碼選擇電路22則根據(jù)列地址位來(lái)產(chǎn)生列選擇信號(hào)，從而選定 MOS器件陣列的列。其中，行地址位與列地址位分別由控制模塊50根據(jù)MOS器件陣列的行 數(shù)和列數(shù)產(chǎn)生。在圖2中，對(duì)于4x4的MOS器件陣列，行地址位與列地址位均為2，地址模 塊20輸出行選擇信號(hào)和列選擇信號(hào)選定待測(cè)的MOS器件11。測(cè)試模塊30包括柵極測(cè)量點(diǎn) 31，源極測(cè)量點(diǎn)32，漏極測(cè)量點(diǎn)33，基極測(cè)量點(diǎn)34分別耦接MOS器件11的柵極，源極，漏極 和襯底。測(cè)試模塊30還包括測(cè)量引腳(圖未示)，耦接上述測(cè)量點(diǎn)用以測(cè)試MOS器件11的 電學(xué)特性參數(shù)。如圖2所示，為進(jìn)一步節(jié)省測(cè)量引腳的面積，在本發(fā)明的優(yōu)選實(shí)施例中，柵 極測(cè)量點(diǎn)31是與地址模塊20相連，通過(guò)地址模塊20和信號(hào)選通器12耦接于MOS器件11 的柵極。如此一來(lái)，當(dāng)?shù)刂纺K20選定待測(cè)MOS器件11且信號(hào)選通器12導(dǎo)通待測(cè)MOS器 件11時(shí)，測(cè)量信號(hào)即可通過(guò)測(cè)量引腳和柵極測(cè)量點(diǎn)31進(jìn)入待測(cè)MOS器件的柵極進(jìn)行電學(xué) 參數(shù)測(cè)量。此外，為了盡量減小地址模塊20和信號(hào)選通器12對(duì)MOS器件陣列的影響，地址模塊20和信號(hào)選通器12選用尺寸相對(duì)較大的器件，例如當(dāng)MOS器件陣列為45nm工藝節(jié)點(diǎn)的器件時(shí)，地址模塊20和信號(hào)選通器12可選用65nm或者90nm工藝節(jié)點(diǎn)的器件尺寸。
接著請(qǐng)參考圖3(a)和3(b)，其所示為信號(hào)選通器12的結(jié)構(gòu)示意圖。信號(hào)選通器 12耦接地址模塊20與MOS器件11，每一 MOS器件11都對(duì)應(yīng)有一個(gè)信號(hào)選通器12。如圖 3(a)所示，在本發(fā)明的一實(shí)施例中，信號(hào)選通器12包括串接的行導(dǎo)通管121a和列導(dǎo)通管 122a，行導(dǎo)通管121a的柵極耦接行地址譯碼選擇電路21，列導(dǎo)通管122a的柵極耦接列地址譯碼選擇電路22。當(dāng)行地址選擇信號(hào)RS與列地址選擇信號(hào)CS均為高電平時(shí)，信號(hào)選通器 12導(dǎo)通，來(lái)自測(cè)量引腳(圖未示)的柵極測(cè)試信號(hào)G可以通過(guò)柵極測(cè)量點(diǎn)131、地址模塊20 及信號(hào)選通器12進(jìn)入MOS器件11進(jìn)行測(cè)試。信號(hào)選通器12還包括關(guān)斷晶體管123a以及反相器124a，關(guān)斷晶體管123a的類型與待測(cè)MOS器件的類型相同，圖3所示待測(cè)MOS器件為NMOS管，則關(guān)斷晶體管也為NMOS管，其漏極耦接MOS器件11的柵極，其源極接地，柵極耦接反相器124a的輸出端。反相器124a的輸入端耦接列導(dǎo)通管122a。列導(dǎo)通管122a為 NMOS管。當(dāng)MOS器件11未被選中，例如列地址選擇信號(hào)CS為低電平時(shí)，反相器124a輸出為高電平，關(guān)斷晶體管123a導(dǎo)通，MOS器件11的柵極接地，如此一來(lái)即可保證所有未選中的 MOS器件11始終處于關(guān)斷狀態(tài)。在本發(fā)明的另一實(shí)施例中，請(qǐng)參考圖3(b)，可將反相器(圖未示)設(shè)計(jì)于地址模塊20中，在此情況下關(guān)斷晶體管123b的柵極與列導(dǎo)通管122b的柵極相連，列導(dǎo)通管122b為PMOS管。當(dāng)行地址選擇信號(hào)RS與列地址選擇信號(hào)CS均為高電平時(shí)，列地址選擇信號(hào)CS經(jīng)反相器(圖未示)輸出為低電平，行導(dǎo)通管121b與列導(dǎo)通管122b 均導(dǎo)通，來(lái)自測(cè)量引腳的柵極測(cè)試信號(hào)G可以通過(guò)柵極測(cè)量點(diǎn)131、地址譯碼選擇器11及信號(hào)選通器12進(jìn)入MOS器件10進(jìn)行測(cè)試。同時(shí)，由于關(guān)斷晶體管123b的柵極與列導(dǎo)通管 122b的柵極相連，關(guān)斷晶體管123b截止。當(dāng)MOS器件11未被選中，例如列地址選擇 信號(hào) CS為低電平時(shí)，則經(jīng)反相器(圖未示)輸出后為高電平，關(guān)斷晶體管123b導(dǎo)通，MOS器件 11的柵極接地，從而可以也保證所有未選中的MOS器件始終處于關(guān)斷狀態(tài)。由于反相器是設(shè)置于地址模塊20，因此能夠節(jié)省信號(hào)選通器12的面積。需要注意的是，若待測(cè)MOS器件為PMOS器件，則關(guān)斷晶體管應(yīng)為PMOS管，其源極接電源電壓，其他端口的連接與上述NMOS 關(guān)斷晶體管的接法相同，在此不再贅述。同樣的，PMOS關(guān)斷晶體管的柵極也可通過(guò)反相器耦接至行導(dǎo)通管的柵極，此時(shí)行導(dǎo)通管的柵極與反相器的輸入端相連；或者導(dǎo)通管為PMOS 管，PMOS關(guān)斷晶體管的柵極可直接耦接行導(dǎo)通管，其工作原理與上述實(shí)施例類似，在此不再贅述。
本發(fā)明中，計(jì)算轉(zhuǎn)換模塊40耦接測(cè)試模塊30，計(jì)算得到測(cè)試模塊30所測(cè)得的電學(xué)參數(shù)的標(biāo)準(zhǔn)偏差并將其轉(zhuǎn)換為MOS器件11的失配參數(shù)。其中電學(xué)參數(shù)包括閾值電壓(Vth) 和開(kāi)態(tài)電流(Ids)等，以下將以閾值電壓(Vth)為例對(duì)計(jì)算轉(zhuǎn)換模塊40的工作方式加以詳細(xì)說(shuō)明。
首先，根據(jù)傳統(tǒng)的失配參數(shù)算法，可利用如下公式計(jì)算相同尺寸的MOS器件的失配參數(shù)
ο (AVth) = O (Vth1-Vthj)
其中Vthi和Vthj分別表示該尺寸的MOS器件陣列中第i個(gè)和第j個(gè)MOS器件。 然而對(duì)于一個(gè)具有η個(gè)該尺寸MOS器件的陣列而言，共需計(jì)算AVth的次數(shù)為
權(quán)利要求
1.一種測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng),其特征在于,所述系統(tǒng)包括 MOS器件陣列模塊，包括多個(gè)信號(hào)選通器及由多個(gè)MOS器件組成的MOS器件陣列，每一個(gè)所述信號(hào)選通器耦接一個(gè)所述MOS器件； 地址模塊，耦接所述信號(hào)選通器，所述地址模塊包括行地址譯碼選擇電路及列地址譯碼選擇電路，其根據(jù)地址位產(chǎn)生選擇信號(hào)以通過(guò)所述信號(hào)選通器選定所述MOS器件陣列中的MOS器件； 測(cè)試模塊，耦接所述MOS器件，測(cè)試所述MOS器件的電學(xué)參數(shù)； 計(jì)算轉(zhuǎn)換模塊，耦接所述測(cè)試模塊，計(jì)算得到所述MOS器件陣列中相同尺寸的所述MOS器件的電學(xué)參數(shù)的標(biāo)準(zhǔn)偏差，并轉(zhuǎn)換為該尺寸MOS器件的失配參數(shù)，以表征所述MOS器件陣列中該尺寸MOS器件的失配特性；以及 控制模塊，耦接所述地址模塊，測(cè)試模塊及計(jì)算轉(zhuǎn)換模塊，產(chǎn)生所述地址位，并控制所述測(cè)試模塊及所述計(jì)算轉(zhuǎn)換模塊完成自動(dòng)或半自動(dòng)測(cè)量和表征的過(guò)程控制。
2.根據(jù)權(quán)利要求1所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述行地址譯碼選擇電路根據(jù)行地址位產(chǎn)生行選擇信號(hào)以選定所述MOS器件陣列的行，所述列地址譯碼選擇電路根據(jù)列地址位產(chǎn)生列選擇信號(hào)以選定所述MOS器件陣列的列。
3.根據(jù)權(quán)利要求2所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述信號(hào)選通器包括串接的行導(dǎo)通管及列導(dǎo)通管，所述行導(dǎo)通管的柵極耦接所述行地址譯碼選擇電路，所述列導(dǎo)通管的柵極耦接所述列地址譯碼選擇電路，所述行導(dǎo)通管及所述列導(dǎo)通管依據(jù)所述行選擇信號(hào)及所述列選擇信號(hào)導(dǎo)通或截止。
4.根據(jù)權(quán)利要求3所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述信號(hào)選通器還包括關(guān)斷晶體管，且所述關(guān)斷晶體管的類型與所述MOS器件的類型相同；所述關(guān)斷晶體管的漏極耦接所述MOS器件的柵極；當(dāng)所述關(guān)斷晶體管為NMOS關(guān)斷晶體管時(shí)，其源極接地；當(dāng)所述關(guān)斷晶體管為PMOS關(guān)斷晶體管時(shí)，其源極接電源電壓；所述關(guān)斷晶體管的柵極由所述行選擇信號(hào)或所述列選擇信號(hào)控制，且所述行導(dǎo)通管或所述列導(dǎo)通管截止時(shí)，所述關(guān)斷晶體管導(dǎo)通；所述行導(dǎo)通管或所述列導(dǎo)通管導(dǎo)通時(shí)，所述關(guān)斷晶體管關(guān)斷。
5.根據(jù)權(quán)利要求4所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述行導(dǎo)通管和所述列導(dǎo)通管均為NMOS管，所述信號(hào)選通器還包括反相器，所述反相器的輸入端耦接所述NMOS管，其輸出端耦接所述關(guān)斷晶體管的柵極。
6.根據(jù)權(quán)利要求4所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述行導(dǎo)通管和所述列導(dǎo)通管其中之一為NMOS管，另一個(gè)為PMOS管，所述關(guān)斷晶體管的柵極與所述PMOS管的柵極相連，且由所述行選擇信號(hào)或所述列選擇信號(hào)控制，所述行選擇信號(hào)或所述列選擇信號(hào)由所述地址模塊產(chǎn)生，且所述地址模塊包括反相器。
7.根據(jù)權(quán)利要求1所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述測(cè)試模塊包括 柵極測(cè)量點(diǎn)，耦接所述MOS器件陣列中各MOS器件的柵極； 源極測(cè)量點(diǎn)，耦接所述MOS器件陣列中各MOS器件的源極；漏極測(cè)量點(diǎn)，耦接所述MOS器件陣列中各MOS器件的漏極； 基極測(cè)量點(diǎn)，耦接所述MOS器件陣列中各MOS器件的襯底；以及測(cè)量引腳，耦接所述柵極測(cè)量點(diǎn)，源極測(cè)量點(diǎn)，漏極測(cè)量點(diǎn)以及基極測(cè)量點(diǎn)，測(cè)量所述MOS器件的電學(xué)參數(shù)。
8.根據(jù)權(quán)利要求7所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述柵極測(cè)量點(diǎn)耦接所述地址模塊。
9.根據(jù)權(quán)利要求1所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述電學(xué)參數(shù)包括閾值電壓與開(kāi)態(tài)電流。
10.根據(jù)權(quán)利要求1所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述計(jì)算轉(zhuǎn)換模塊計(jì)算得到多個(gè)相同尺寸的所述MOS陣列的多個(gè)失配參數(shù)的中位數(shù)并用于表征所述MOS器件的失配參數(shù)。
11.根據(jù)權(quán)利要求1所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的系統(tǒng)，其特征在于，所述MOS器件陣列包括多個(gè)不同尺寸的MOS器件子陣列，用于計(jì)算不同尺寸MOS器件的失配參數(shù)。
12.一種測(cè)量和表征MOS器件陣列中MOS器件失配特性的方法，其特征在于，所述方法包括以下步驟 步驟1:通過(guò)地址位選定所述MOS器件陣列中的MOS器件； 步驟2 :測(cè)試所述MOS器件的電學(xué)參數(shù)； 步驟3 :循環(huán)進(jìn)行步驟I和步驟2，測(cè)試所述MOS器件陣列中所有的MOS器件的電學(xué)參數(shù)； 步驟4 :計(jì)算得到所述MOS器件陣列中相同尺寸的所述MOS器件的電學(xué)參數(shù)的標(biāo)準(zhǔn)偏差，并轉(zhuǎn)換為該尺寸MOS器件的失配參數(shù)，以表征所述MOS器件陣列中該尺寸MOS器件的失配特性。
13.根據(jù)權(quán)利要求12所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的方法，其特征在于，所述通過(guò)地址位選定所述MOS器件陣列中的MOS器件的步驟包括 根據(jù)行地址位產(chǎn)生行選擇信號(hào)； 根據(jù)列地址位產(chǎn)生列選擇信號(hào)； 根據(jù)所述行選擇信號(hào)及所述列選擇信號(hào)選定并導(dǎo)通所述MOS器件陣列中的MOS器件。
14.根據(jù)權(quán)利要求13所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的方法，其特征在于，所述測(cè)試所述MOS器件的電學(xué)參數(shù)的步驟包括 將所述MOS器件陣列中各MOS器件的源極并聯(lián)耦接至源極測(cè)量點(diǎn)； 將所述MOS器件陣列中各MOS器件的漏極并聯(lián)耦接至漏極測(cè)量點(diǎn)； 將所述MOS器件陣列中各MOS器件的襯底并聯(lián)耦接至基極測(cè)量點(diǎn)； 將地址模塊耦接至柵極測(cè)量點(diǎn)，其中所述地址模塊根據(jù)所述地址位選定所述MOS器件陣列中的MOS器件；以及 通過(guò)所述源極測(cè)量點(diǎn)，漏極測(cè)量點(diǎn)，基極測(cè)量點(diǎn)及柵極測(cè)量點(diǎn)測(cè)試所述MOS器件的電學(xué)參數(shù)。
15.根據(jù)權(quán)利要求12所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的方法，其特征在于，所述電學(xué)參數(shù)包括閾值電壓與開(kāi)態(tài)電流。
16.根據(jù)權(quán)利要求12所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的方法，其特征在于，所述方法還包括 計(jì)算得到多個(gè)相同尺寸的所述MOS陣列的多個(gè)失配參數(shù)的中位數(shù)并用于表征所述MOS器件的失配參數(shù)。
17.根據(jù)權(quán)利要求12所述的測(cè)量和表征MOS器件陣列中MOS器件失配特性的方法，其特征在于，所述MOS器件陣列包括多個(gè)不同尺寸的MOS器件子陣列。
全文摘要
本發(fā)明公開(kāi)了一種測(cè)量和表征MOS器件失配特性的系統(tǒng)及方法，用于測(cè)量和表征MOS器件陣列中各尺寸MOS器件的失配特性。所述系統(tǒng)包括MOS器件陣列模塊，地址模塊、測(cè)試模塊、計(jì)算轉(zhuǎn)換模塊、控制模塊等，可計(jì)算得到MOS器件陣列中相同尺寸的MOS器件的電學(xué)參數(shù)的標(biāo)準(zhǔn)偏差，用以表征所述MOS器件陣列中該尺寸MOS器件的失配特性。本發(fā)明充分利用MOS器件陣列結(jié)構(gòu)真正實(shí)現(xiàn)了在有限的局部區(qū)域內(nèi)表征相同尺寸的器件之間的失配特性，而且利用地址譯碼電路極大地減少了測(cè)試所需的引腳數(shù)目，節(jié)省了測(cè)試芯片的面積，更無(wú)需進(jìn)行大量計(jì)算，極大提升了工作效率。
文檔編號(hào)G01R31/26GK102998607SQ201210496858
公開(kāi)日2013年3月27日 申請(qǐng)日期2012年11月29日 優(yōu)先權(quán)日2012年11月29日
發(fā)明者郭奧 申請(qǐng)人:上海集成電路研發(fā)中心有限公司