一種驗證方法、裝置及芯片的制作方法
【專利摘要】本發(fā)明實施例公開了一種驗證方法、裝置及芯片。所述方法包括：芯片接收配置指令；根據(jù)所述配置指令模擬專用集成電路ASIC的環(huán)境；對應所述芯片中每個功能模塊生成門控時鐘信號；將預設時鐘信號和所述門控時鐘信號布置在全局時鐘樹上；使用所述全局時鐘樹對所述芯片進行驗證。本發(fā)明實施例還提供了驗證裝置及芯片。本發(fā)明實施例所提供的驗證方法、裝置及芯片，對應每個功能模塊單獨實現(xiàn)門控時鐘控制，使延時在可控的范圍內，對FPGA的邏輯時序不會造成影響，同時，將實現(xiàn)門控時鐘控制的功能模塊布置在全局時鐘樹的模式下進行驗證，也在不影響FPGA邏輯時序的情況下解決了FPGA無法搭建動態(tài)全局時鐘樹的問題。
【專利說明】一種驗證方法、裝置及芯片
【技術領域】
[0001]本發(fā)明涉及微電子芯片【技術領域】，更具體而言，涉及一種驗證方法、裝置及芯片?！颈尘凹夹g】
[0002]驗證是專用集成電路(ASIC,Application Specific Intergrated Circuits)設計過程中的一個重要步驟，其主要目的是對ASIC設計過程中的硬件描述語言(HDL，Hardware Description Language)的功能進行檢測。
[0003]目前,現(xiàn)場可編程門陣列(FPGA,Field Programmable Gate Array)原型驗證作為一種新的驗證手段，以其覆蓋率廣，能覆蓋傳統(tǒng)仿真驗證較難驗證的部分而被廣泛應用，然而，ASIC設計一般采用門控時鐘的方案，并且通過全局時鐘樹的模式進行控制，由于FPGA內部邏輯單元連接是固定的，F(xiàn)PGA實現(xiàn)門控時鐘，會導致延遲較大，嚴重影響FPGA的邏輯時序的問題，而且FPGA無法動態(tài)搭建全局時鐘樹。
[0004]現(xiàn)有的使用FPGA實現(xiàn)門控時鐘的方法有兩種:第一種，直接實現(xiàn)門級電路，此方法可以實現(xiàn)門控時鐘電路，但是連接延遲大，時序性能差，而且無法將門控時鐘作為全局時鐘樹資源實現(xiàn)全局時鐘樹控制；第二種，使用FPGA全局時鐘資源，調用FPGA內部相應的器件，每個器件對應實現(xiàn)一個門控時鐘，而且可以實現(xiàn)全局時鐘樹控制，但是可調用的器件數(shù)量有限，如果設計復雜，門控時鐘較多時，無法滿足設計要求，依然解決不了現(xiàn)有技術存在的問題。
【發(fā)明內容】
[0005]本發(fā)明實施例提供了一種驗證方法、裝置及芯片，解決了 FPGA實現(xiàn)門控時鐘，延遲較大，嚴重影響FPGA的邏輯時序的問題，同時解決了 FPGA無法動態(tài)搭建全局時鐘樹的問題。
[0006]第一方面，本發(fā)明實施例提供了一種驗證方法，包括:芯片接收配置指令；根據(jù)所述配置指令模擬專用集成電路ASIC的環(huán)境；對應所述芯片中每個功能模塊生成門控時鐘信號；將預設時鐘信號和所述門控時鐘信號布置在全局時鐘樹上；使用所述全局時鐘樹對所述芯片進行驗證。
[0007]在第一方面的第一種可能的實現(xiàn)方式中，所述對應所述芯片中每個功能模塊生成門控時鐘信號，包括:獲取控制信號；采集所述預設時鐘信號的下降沿；使用所述預設時鐘信號的下降沿將所述控制信號轉換為鎖存信號；所述鎖存信號與所述預設時鐘信號作邏輯與運算，將所述運算結果確定為所述門控時鐘信號。
[0008]結合第一方面或第一方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，所述將預設時鐘信號和所述門控時鐘信號布置在全局時鐘樹上，包括:將所述門控時鐘信號輸入與之相對應的功能模塊的控制使能輸入端；將所述預設時鐘信號輸入所述每個功能模塊的時鐘信號輸入端。
[0009]第二方面，本發(fā)明實施例還提供了一種驗證裝置，包括:接收單元，用于接收配置指令；模擬單元，用于根據(jù)所述第一接收單元接收的配置指令模擬專用集成電路ASIC的環(huán)境；生成單元，用于對應所述芯片中每個功能模塊生成門控時鐘信號；布置單元，用于將預設時鐘信號和所述生成單元生成的門控時鐘信號布置在全局時鐘樹之上；驗證單元，用于使用所述全局時鐘樹對所述芯片進行驗證。
[0010]在第二方面的第一種可能實現(xiàn)方式中，所述生成單元包括獲取單元、采集單元、轉換單元、運算單元，其中，所述獲取單元，用于獲取控制信號；所述采集單元，用于采集所述預設時鐘信號的下降沿；所述轉換單元，用于使用所述采集單元采集得到的所述預設時鐘信號的下降沿將所述控制信號轉換為鎖存信號；所述運算單元，用于將所述轉換單元轉換得到的鎖存信號與所述預設時鐘信號作邏輯與運算，將所述運算結果確定為所述門控時鐘信號。
[0011]結合第二方面或第二方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，所述組建單元還包括第一輸入單元、第二輸入單元，其中，所述第一輸入單元，用于將所述門控時鐘信號輸入與之相對應的功能模塊的控制使能輸入端；所述第二輸入單元，用于將所述預設時鐘信號輸入所述每個功能模塊的時鐘信號輸入端。
[0012]第三方面，本發(fā)明實施例還提供了一種芯片，所述芯片包括第二方面所提供的驗證裝置。
[0013]由以上技術方案可知，本發(fā)明實施例所提供的驗證方法、裝置及芯片，對應每個功能模塊單獨實現(xiàn)門控時鐘控制，使延時在可控的范圍內，對FPGA的邏輯時序不會造成任何影響，同時，將實現(xiàn)門控時鐘控制的功能模塊布置在全局時鐘樹的模式下進行驗證，也在不影響FPGA邏輯時序的情況下解決了 FPGA無法搭建動態(tài)全局時鐘樹的問題。
【專利附圖】
【附圖說明】
[0014]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。通過附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。
[0015]圖1為本發(fā)明實施例提供的驗證方法流程圖；
[0016]圖2為本發(fā)明實施例提供的另一種驗證方法流程圖；
[0017]圖3為本發(fā)明實施例提供的驗證裝置的結構示意圖；
[0018]圖4為本發(fā)明實施例提供的驗證裝置的另一種結構示意圖；
[0019]圖5為本發(fā)明實施例提供的芯片的結構示意圖；
[0020]圖6為本發(fā)明實施例提供的門控時鐘電路的連接結構圖；
[0021]圖7為本發(fā)明實施例提供的全局時鐘樹的結構示意圖。
【具體實施方式】
[0022]下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整的描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0023]參見圖1，為本發(fā)明實施例提供的驗證方法流程圖，所述方法包括如下步驟:
[0024]步驟101:芯片接收配置指令；
[0025]其中，所述配置指令可以為一段程序或者一個指令。
[0026]步驟102:根據(jù)所述配置指令模擬專用集成電路ASIC的環(huán)境；
[0027]其中，在對ASIC進行驗證前，首先需要根據(jù)所述ASIC的功能選擇芯片的型號，然后將所述芯片模擬成ASIC的環(huán)境。
[0028]需要指出的，所述模擬的ASIC環(huán)境由所述ASIC的功能決定，所述ASIC的功能根據(jù)其用途不同而不同，因此本發(fā)明對所述ASIC環(huán)境不做限制。
[0029]步驟103，對應所述芯片中每個功能模塊生成門控時鐘信號；
[0030]其中，對應所述芯片中每個功能模塊生成門控時鐘信號，包括:獲取控制信號；采集所述預設時鐘信號的下降沿；使用所述預設時鐘信號的下降沿將所述控制信號轉換為鎖存信號；所述鎖存信號與所述預設時鐘信號作邏輯與運算，將所述運算結果確定為所述門控時鐘信號。
[0031]顯而易見的，所述芯片中設置有多個功能不同的功能模塊，所述功能模塊的數(shù)量根據(jù)需要驗證的ASIC的用途不同而不同，本發(fā)明對此不做限制。
[0032]步驟104，將預設時鐘信號和所述門控時鐘信號布置在全局時鐘樹上；
[0033]其中，全局時鐘樹又稱全局時鐘網(wǎng)絡，負責把時鐘分配到器件內部的各個單元，控制器件內部所有資源。
[0034]其中，將預設時鐘信號和所述門控時鐘信號布置在全局時鐘樹上，包括:將所述門控時鐘信號輸入與之相對應的功能模塊的控制使能輸入端；將所述預設時鐘信號輸入所述每個功能模塊的時鐘信號輸入端。
[0035]步驟105，使用所述全局時鐘樹對芯片進行驗證；
[0036]其中，通過全局時鐘樹驅動，各個功能模塊得到不同的評估結果，根據(jù)所述評估結果實現(xiàn)了對ASIC功能的驗證。
[0037]由本實施例可知，本發(fā)明實施例所提供的驗證方法，對應每個功能模塊單獨實現(xiàn)門控時鐘控制，使延時在可控的范圍內，對FPGA的邏輯時序不會造成影響，同時，將實現(xiàn)門控時鐘控制的功能模塊布置在全局時鐘樹的模式下進行驗證，也在不影響FPGA邏輯時序的情況下解決了 FPGA無法搭建動態(tài)全局時鐘樹的問題。
[0038]在上述實施例的基礎上，參見圖2，為本發(fā)明實施例提供的另一驗證方法流程圖，所述方法包括以下步驟:
[0039]步驟201，芯片接收配置指令；
[0040]其中，所述芯片具體可以為FPGA。所述配置命令具體可以為:一個包含有芯片模擬所述ASIC環(huán)境的程序以及芯片運作方法的程序的文件。其中，所述芯片的運作方法具體可以包括:門控時鐘信號的生成方法及布置所述時鐘樹的方法。
[0041]步驟202，根據(jù)所述配置指令模擬專用集成電路ASIC的環(huán)境；
[0042]其中，根據(jù)所述配置指令模擬專用集成電路ASIC的環(huán)境，可以通過將表示ASIC功能的HDL移植入所述FPGA，使用所述FPGA模擬所述ASIC的功能環(huán)境。[0043]步驟203:獲取控制信號；
[0044]其中，所述控制信號為功能模塊的觸發(fā)信號。
[0045]需要指出的，芯片中每個功能模塊都對應一個控制信號，由于各個功能模塊與其他功能模塊是不相同的，相應的，每個功能模塊所對應的控制信號也是不相同的，本發(fā)明在此不再贅述。
[0046]步驟204，采集預設時鐘信號的下降沿；
[0047]其中，所述預設時鐘信號是驗證所需的驅動信號，是在ASIC設計過程中預先設置完成的，所述預設時鐘信號可以為方波信號、脈沖信號或者正弦波信號，根據(jù)所述ASIC的功能不同，信號形式不同，本發(fā)明對此不做限制。
[0048]需要指出的，在同一個ASIC的中，包含多個信號形式相同的預設時鐘信號，所述多個預設時鐘信號信號周期不同，預設時鐘信號的數(shù)量及各個預設時鐘信號的信號周期根據(jù)所述ASIC的用途不同設置不同，本發(fā)明對此不做限制。
[0049]此外，在上述實施例的基礎上，需要指出的，將每個功能模塊對應的控制信號轉換為門控時鐘信號的預設時鐘信號為同一個預設時鐘信號，當對所述預設時鐘信號驗證完成后，用相同的方法對其他的預設時鐘信號進行驗證，本發(fā)明在此不再對所述方法進行贅述。
[0050]步驟205，使用所述預設時鐘信號的下降沿將所述控制信號轉換為鎖存信號；
[0051]利用所采集的預設時鐘信號的下降沿將所述控制信號存入鎖存器，將所述控制信號轉換為鎖存信號。
[0052]步驟206，所述鎖存信號與所述預設時鐘信號作邏輯與運算，將所述運算結果確定為所述門控時鐘信號；
[0053]需要指出的，每個功能模塊的控制信號轉換為門控時鐘信號的處理過程是相同的，由于各個功能模塊的控制信號不相同，所以得到的各個門控時鐘信號也是不相同的，本發(fā)明在此不再贅述。
[0054]步驟207，將所述門控時鐘信號輸入與之相對應的功能模塊的控制使能輸入端；
[0055]其中，每個功能模塊對應一個門控時鐘信號。
[0056]步驟208，將所述預設時鐘信號輸入所述每個功能模塊的時鐘信號輸入端；
[0057]其中，將所述預設時鐘信號輸入所述每個功能模塊，具體為，將同一個預設時鐘信號輸入每個功能模塊的時鐘信號輸入端，即，將所述預設時鐘信號布置在全局時鐘樹上，并使用所述預設時鐘信號驅動所有功能模塊，需要指出的是，驅動所述功能模塊使用的是所述預設時鐘信號的上升沿。
[0058]需要指出的，組建全局時鐘樹時使用的預設時鐘信號與生成門控時鐘信號所使用的預設時鐘信號為同一個預設時鐘信號，本發(fā)明實施例這樣的設計，在驗證時，所述門控時鐘信號與所述預設時鐘信號共同發(fā)生作用，如果所述門控時鐘信號無效，則輸入功能模塊的預設時鐘信號是不起作用，因此，得到的驗證結果較為準確。
[0059]此外，當ASIC為多時鐘系統(tǒng)時，所述ASIC中包含有多個預設時鐘信號，需要對每個預設時鐘信號分別進行驗證，所述驗證方法如本發(fā)明實施例所提供的驗證方法，在此不再贅述。
[0060]步驟209，使用全局時鐘樹對芯片進行驗證；
[0061]需要指出的，芯片中不同的功能模塊所輸出的結果是不相同的，根據(jù)每個功能模塊的輸出結果，得到驗證結果。
[0062]此外，當所述ASIC為多時鐘系統(tǒng)時，不同的預設時鐘信號在同一個功能模塊作用下所得到的輸出結果是不相同的，此部分為相關【技術領域】的技術人員所公知的技術，本發(fā)明對此不做限制。
[0063]該實施例中，通過使用同一個預設時鐘信號生成門控時鐘信號，并將所述預設時鐘信號直接接入所述處于門控時鐘控制下的功能模塊，減少了延遲，保證了單一的時鐘網(wǎng)絡，優(yōu)化了 FPGA的性能。
[0064]與上述實現(xiàn)方法相對應的，本發(fā)明實施例還提供了驗證裝置，如圖3所示，為本發(fā)明實施例提供的驗證裝置的結構示意圖，所述裝置包括:接收單元11、模擬單元12、生成單元13、布置單元14和驗證單元15，其中，所述接收單元11，用于接收配置指令；所述模擬單元12，用于根據(jù)所述接收單元11接收的配置指令模擬專用集成電路ASIC的環(huán)境；所述生成單元13，用于對應所述芯片中每個功能模塊生成門控時鐘信號；所述布置單元14，用于將預設時鐘信號和所述生成單元13生成的門控時鐘信號布置在全局時鐘樹之上；所述驗證單元15，用于使用所述全局時鐘樹對所述芯片進行驗證。
[0065]其中，在本實施例中，所述生成單元13包括:獲取單元、采集單元、轉換單元、運算單元。
[0066]其中，所述布置單元14包括:第一輸入單元、第二輸入單元。
[0067]所述裝置中各個單元的功能和作用的實現(xiàn)過程詳見上述方法中對應的實現(xiàn)過程，在此不再贅述。
[0068]本發(fā)明實施例提供的驗證裝置，對應每個功能模塊單獨實現(xiàn)門控時鐘，使延時在可控的范圍內，對FPGA的邏輯時序不會造成影響，同時，將實現(xiàn)門控時鐘控制的功能模塊布置在全局時鐘樹的模式下進行驗證，也在不影響FPGA邏輯時序的情況下解決了 FPGA無法搭建動態(tài)全局時鐘樹的問題。
[0069]參見圖4，為本發(fā)明實施例提供的驗證裝置的另一種結構示意圖，所述裝置包括，接收單元21、模擬單元22、獲取單元23、采集單元24、轉換單元25、運算單元26、第一輸入單元27、第二輸入單元28、和驗證單元29，其中，所述接收單元21、所述模擬單元22、和所述驗證單元29的功能和作用于上述實施例類似，在此不再贅述；所述獲取單元23，用于獲取控制信號；所述采集單元24，用于采集所述預設時鐘信號的下降沿；所述轉換單元25，用于使用所述采集單元24采集得到的所述預設時鐘信號的下降沿將所述控制信號轉換為鎖存信號；所述運算單元26，用于將所述轉換單元25轉換得到的鎖存信號與所述預設時鐘信號作邏輯與運算，將所述運算結果確定為所述門控時鐘信號；所述第一輸入單元27，用于將所述門控時鐘信號輸入與之相對應的功能模塊的控制使能輸入端；所述第二輸入單元28，用于將所述預設時鐘信號輸入所述每個功能模塊的時鐘信號輸入端。
[0070]所述裝置中各個單元的功能和作用的實現(xiàn)過程詳見上述方法中對應的實現(xiàn)過程，在此不再贅述。
[0071]該實施例提供的驗證裝置，本發(fā)明實施例提供的驗證裝置，對應每個功能模塊單獨實現(xiàn)門控時鐘，使延時在可控的范圍內，對FPGA的邏輯時序不會造成影響，同時，將實現(xiàn)門控時鐘控制的功能模塊布置在全局時鐘樹的模式下進行驗證，也在不影響FPGA邏輯時序的情況下解決了 FPGA無法搭建動態(tài)全局時鐘樹的問題。[0072]相應的，本發(fā)明實施例還提供了一種芯片，如圖5所示，為本發(fā)明實施例提供的芯片的結構示意圖，所述芯片I包括，驗證裝置1001，其中，所述驗證裝置如上述實施例所述，在此不再贅述。
[0073]由以上技術方案可知，本發(fā)明實施例所提供的芯片，通過使用同一個預設時鐘信號生成門控時鐘信號，并將所述預設時鐘信號直接接入所述處于門控時鐘控制下的功能模塊，減少了延遲，保證了單一的時鐘網(wǎng)絡，優(yōu)化了 FPGA的性能。
[0074]為了更加清楚、詳細的說明本發(fā)明實施例所提供的技術方案，下面以一個具體的示例對本發(fā)明進行詳細的描述。
[0075]在對ASIC驗證前，首先，根據(jù)所述ASIC的功能及用途對FPGA芯片選型；確定FPGA芯片后，結合所述ASIC的功能及用途和所述FPGA芯片的結構特征，設計驗證程序；最后，將所述程序下載到所述FPGA芯片中，F(xiàn)PGA芯片上電后，按照所述程序對所述ASIC的功能進行驗證。
[0076]本示例中，芯片上電后，接收需要驗證的ASIC的硬件描述語言HDL，模擬ASIC的環(huán)境，然后，芯片根據(jù)所下載的程序，將每一個模塊都按照所述程序的限定進行電路連接，將控制信號轉換為門控時鐘信號。
[0077]如圖6所示，為本發(fā)明實施例提供的門控時鐘電路的連接結構圖，芯片接收到功能模塊的控制信號，采集所述ASIC設計時任一預設時鐘信號的下降沿，將所述控制信號輸入鎖存器轉換為鎖存信號，所述鎖存信號與所述預設時鐘信號通過門控時鐘單元做邏輯與運算，得到門控時鐘信號，所述門控時鐘信號輸入功能模塊實現(xiàn)對所述功能模塊的門控時鐘控制。
[0078]需要指出的，在本實施例中，所述預設時鐘信號為方波信號。
[0079]FPGA芯片中的每個功能模塊實現(xiàn)門控時鐘控制后，將所述預設時鐘信號布置在FPGA芯片的全局時鐘樹上，通過所述全局時鐘樹完成對所有功能模塊的驗證。如圖7所示，為本發(fā)明實施例提供的全局時鐘樹的結構示意圖，將所述門控時鐘信號輸入相應功能模塊的控制使能輸入端，并將所述預設時鐘信號輸入所述每個功能模塊的時鐘輸入端，即，將所述預設時鐘信號布置在所述全局時鐘樹上，使用所述預設時鐘信號驅動所有功能模塊，采集所述預設時鐘信號的上升沿驅動功能模塊，完成對所述功能模塊和所述預設時鐘信號的驗證。
[0080]其中，針對每個功能模塊生成門控時鐘信號所使用的預設時鐘信號，與布置在所述全局時鐘樹上的預設時鐘信號是同一個預設時鐘信號，這種設計在對功能模塊進行驗證的同時，還對所述時鐘信號進行了驗證，同時保證了單一時鐘網(wǎng)絡。
[0081]需要指出的，所述ASIC為多時鐘系統(tǒng)，需要分別使用每個預設時鐘信號對功能模塊進行驗證，其方法如上述實施所述，本發(fā)明在此不再贅述。
[0082]由以上技術方案可知，本發(fā)明實施例所提供的驗證方法，對應每個功能模塊單獨實現(xiàn)門控時鐘，使延時在可控的范圍內，對FPGA的邏輯時序不會造成影響，同時，將實現(xiàn)門控時鐘控制的功能模塊布置在全局時鐘樹的模式下進行驗證，也在不影響FPGA邏輯時序的情況下解決了 FPGA無法搭建動態(tài)全局時鐘樹的問題。
[0083]本說明書中的各個實施例均采用遞進的方式描述，各個實施例之間相同相似的部分互相參見即可，每個實施例重點說明的都是與其他實施例的不同之處。尤其，對于系統(tǒng)實施例而言，由于其基本相似于方法實施例，所以描述的比較簡單，相關之處參見方法實施例的部分說明即可。
[0084]以上所述的本發(fā)明實施方式，并不構成對本發(fā)明保護范圍的限定。任何在本發(fā)明的精神和原則之內所作的修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。
【權利要求】
1.一種驗證方法，其特征在于，包括: 芯片接收配置指令； 根據(jù)所述配置指令模擬專用集成電路ASIC的環(huán)境； 對應所述芯片中每個功能模塊生成門控時鐘信號； 將預設時鐘信號和所述門控時鐘信號布置在全局時鐘樹上； 使用所述全局時鐘樹對所述芯片進行驗證。
2.如權利要求1所述的方法，其特征在于，所述對應所述芯片中每個功能模塊生成門控時鐘信號，包括: 獲取控制信號； 采集所述預設時鐘信號的下降沿； 使用所述預設時鐘信號的下降沿將所述控制信號轉換為鎖存信號； 所述鎖存信號與所述預設時鐘信號作邏輯與運算，將所述運算結果確定為所述門控時鐘信號。
3.如權利要求1所述的方法，其特征在于，所述將預設時鐘信號和所述門控時鐘信號布置在全局時鐘樹上，包括: 將所述門控時鐘信號輸入與之相對應的功能模塊的控制使能輸入端； 將所述預設時鐘信號輸入所述每個功能模塊的時鐘信號輸入端。
4.一種驗證裝置，其特征在于，包括: 接收單元，用于接收配置指令； 模擬單元，用于根據(jù)所述接收單元接收的配置指令模擬專用集成電路ASIC的環(huán)境； 生成單元，用于對應所述芯片中每個功能模塊生成門控時鐘信號； 布置單元，用于將預設時鐘信號和所述生成單元生成的門控時鐘信號布置在全局時鐘樹之上； 驗證單元，用于使用所述全局時鐘樹對所述芯片進行驗證。
5.如權利要求4所述的裝置，其特征在于，所述生成單元包括獲取單元、采集單元、轉換單元、運算單元，其中， 所述獲取單元，用于獲取控制信號； 所述采集單元，用于采集所述預設時鐘信號的下降沿； 所述轉換單元，用于使用所述采集單元采集得到的所述預設時鐘信號的下降沿將所述控制信號轉換為鎖存信號； 所述運算單元，用于將所述轉換單元轉換得到的鎖存信號與所述預設時鐘信號作邏輯與運算，將所述運算結果確定為所述門控時鐘信號。
6.如權利要求4所述的裝置，其特征在于，所述組建單元還包括第一輸入單元、第二輸入單元，其中， 所述第一輸入單元，用于將所述門控時鐘信號輸入與之相對應的功能模塊的控制使能輸入端； 所述第二輸入單元，用于將所述預設時鐘信號輸入所述每個功能模塊的時鐘信號輸入端。
7.—種芯片，其特征在于，所述芯片包括權利要求4至6中任意一項所述的驗證裝置。
【文檔編號】G01R31/317GK103439648SQ201310344218
【公開日】2013年12月11日 申請日期:2013年8月8日 優(yōu)先權日:2013年8月8日
【發(fā)明者】王思佳 申請人:北京華大信安科技有限公司