集成電路芯片的解剖方法
【專利摘要】本發(fā)明涉及一種集成電路芯片的解剖方法，包括：提供一集成電路芯片，該集成電路芯片包括依次層疊設(shè)置的一封裝層以及一布線結(jié)構(gòu)，該布線結(jié)構(gòu)包括至少一低介電常數(shù)線間介質(zhì)布線層，該至少一低介電常數(shù)線間介質(zhì)布線層中有一目標(biāo)低介電常數(shù)線間介質(zhì)布線層；采用化學(xué)機(jī)械拋光法，在大于等于3psi，且小于等于8psi的下壓力下，以大于等于60米/分鐘，且小于等于240米/分鐘的線速度拋光所述集成電路芯片，去除位于該集成電路芯片邊緣周圍的封裝層至露出所述布線結(jié)構(gòu)；以及繼續(xù)采用化學(xué)機(jī)械拋光法，在大于等于0.1psi，且小于等于3psi的下壓力下，拋光所述位于所述集成電路芯片邊緣周圍的布線結(jié)構(gòu)至裸露所述目標(biāo)低介電常數(shù)線間介質(zhì)布線層。
【專利說(shuō)明】集成電路芯片的解剖方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種集成電路芯片的解剖方法。
【背景技術(shù)】
[0002]隨著集成電路技術(shù)的發(fā)展，電路芯片的集成度不斷提高，體現(xiàn)在電路元器件越來(lái)越密集，連接導(dǎo)線的寬度以及整個(gè)芯片的尺寸也在不斷的減小。整個(gè)器件結(jié)構(gòu)的向微細(xì)化、復(fù)雜化和三維化的方向發(fā)展。目前，集成電路的特征尺寸已發(fā)展到22nm。線寬的減小，導(dǎo)致嚴(yán)重的RC傳輸延遲和線路間的耦合串?dāng)_，成為限制電路信號(hào)傳輸速度的主要因素。在這種情況下，電阻率更小的金屬銅代替了原來(lái)的金屬鋁成為了新的互聯(lián)金屬，而傳統(tǒng)集成電路中所常用的介質(zhì)材料SiO2也被介電常數(shù)k值小于3.9的新的介質(zhì)材料取代。但是low-k介質(zhì)材料的機(jī)械強(qiáng)度都比較低，而且隨著介電常數(shù)k值得降低，機(jī)械強(qiáng)度還有進(jìn)一步降低的趨勢(shì)。low-k介質(zhì)材料與互聯(lián)材料銅的彈性模量相差巨大，與銅層和阻擋層的結(jié)合強(qiáng)度也比較低，從而導(dǎo)致在加工過(guò)程中及容易出現(xiàn)損傷。
[0003]為了解決上述問(wèn)題，國(guó)際上一方面加大投入研究新材料，一方面開(kāi)展低下壓力或無(wú)壓力平坦化的研究。因此，對(duì)已經(jīng)使用過(guò)的的CPU芯片進(jìn)行解封裝，獲得其low-k介質(zhì)層的力學(xué)特性，成為研究low-k介質(zhì)層加工性能的一種重要手段。為此，有人提出采用離子刻蝕法解剖集成電路芯片以獲得low-k介質(zhì)層。然而，該離子刻蝕法不但成本較高，而且由該方法獲得的low-k介質(zhì)層樣品由于經(jīng)過(guò)高溫和離子參雜，力學(xué)特性發(fā)生較大變化，只適合用來(lái)觀測(cè)布線結(jié)構(gòu)，不適合用來(lái)進(jìn)行力學(xué)性能試驗(yàn)。

【發(fā)明內(nèi)容】

[0004]有鑒于此，確有必要提供一種集成電路中的集成電路芯片的解剖方法，由該解剖方法得到的low-k線間介質(zhì)布線層樣品的可以用AFM測(cè)量該low-k線間介質(zhì)布線層樣品的力學(xué)特性。
[0005]一種集成電路芯片的解剖方法，包括:提供一集成電路芯片，該集成電路芯片包括依次層疊設(shè)置的一封裝層、一上層布線結(jié)構(gòu)、中層布線結(jié)構(gòu)以及一下層布線結(jié)構(gòu)，該下層布線結(jié)構(gòu)包括至少一 low-k線間介質(zhì)布線層,該至少一 low-k線間介質(zhì)布線層中有一目標(biāo)low-k線間介質(zhì)布線層；采用化學(xué)機(jī)械拋光法，在一第一下壓力下，以一第一線速度去除所述封裝層至裸露所述上層布線結(jié)構(gòu)，該第一下壓力大于等于3psi，且小于等于8psi，且該第一線速度大于等于60米/分鐘，且小于等于240米/分鐘；采用化學(xué)機(jī)械拋光法，在一第二下壓力下，以一第二線速度去除所述上層布線結(jié)構(gòu)至裸露所述中間布線結(jié)構(gòu)，該第二下壓力大于等于0.lpsi，且小于等于3psi，且該第二線速度大于等于60米/分鐘，且小于等于240米/分鐘；采用化學(xué)機(jī)械拋光法，在一第三下壓力下，以一第三線速度去除所述中間布線結(jié)構(gòu)至將露出所述下層布線結(jié)構(gòu)，該第三下壓力大于等于0.lpsi，且小于等于3psi，且該第三線速度大于等于60米/分鐘，且小于等于240米/分鐘；以及采用化學(xué)機(jī)械拋光法，在一第三下壓力下，以一第三線速度去除所述下層布線結(jié)構(gòu)至裸露所述下層布線結(jié)構(gòu)中的目標(biāo)low-k線間介質(zhì)布線層，該第三下壓力大于等于0.lpsi，且小于等于3psi，且該第三線速度小于等于90米/分鐘。
[0006]一種集成電路芯片的解剖方法，包括:提供一集成電路芯片，該集成電路芯片包括依次層疊設(shè)置的一封裝層以及一布線結(jié)構(gòu)，該布線結(jié)構(gòu)包括至少一 low-k線間介質(zhì)布線層，該至少一 low-k線間介質(zhì)布線層中有一目標(biāo)low-k線間介質(zhì)布線層；采用化學(xué)機(jī)械拋光法，在大于等于3psi，且小于等于Spsi的下壓力下，以大于等于60米/分鐘，且小于等于240米/分鐘的線速度拋光所述集成電路芯片，去除位于該集成電路芯片邊緣周圍的封裝層至露出所述布線結(jié)構(gòu)；以及繼續(xù)采用化學(xué)機(jī)械拋光法，在大于等于0.lpsi，且小于等于3psi的下壓力下，拋光所述位于所述集成電路芯片邊緣周圍的布線結(jié)構(gòu)至裸露所述目標(biāo)low-k線間介質(zhì)布線層。
[0007]與現(xiàn)有技術(shù)相比較，本發(fā)明采用化學(xué)機(jī)械拋光的方法解剖所述集成電路芯片來(lái)獲得所述low-k介質(zhì)層AFM樣品，該方法不但能夠較好的保留所述low-k線間介質(zhì)布線層結(jié)構(gòu)的布線結(jié)構(gòu)，而且能夠保持所述low-k介質(zhì)層的力學(xué)特性，比較適合用作AFM的樣品，采用AFM測(cè)量該low-k介質(zhì)層的力學(xué)特性。另外，該本發(fā)明提供的方法主要采用化學(xué)拋光的方法就可以的得到low-k介質(zhì)層AFM樣品，成本比較低，而且所用時(shí)間比較短。
【專利附圖】

【附圖說(shuō)明】
[0008]圖1是本發(fā)明提供的集成電路芯片的解剖方法流程圖。
[0009]圖2是本發(fā)明實(shí)施例采用的CPU芯片的掃描電鏡照片圖。
[0010]圖3是圖2中的CPU芯片在采用本發(fā)明提供的方法處理后得到的適合用作AFM樣品的low-k線間介質(zhì)布線層的掃描電鏡照片圖。
`[0011]主要元件符號(hào)說(shuō)明

CPU芯片[?0
封裝層五

?層布線結(jié)構(gòu)^TI
中間布線結(jié)構(gòu) 16
~F層布線結(jié)構(gòu) 118
如下【具體實(shí)施方式】將結(jié)合上述附圖進(jìn)一步說(shuō)明本發(fā)明。
【具體實(shí)施方式】
[0012]下面將結(jié)合附圖及具體實(shí)施例，對(duì)本發(fā)明提供的解剖集成電路以獲得用AFM測(cè)量其中的low-k線間介質(zhì)布線層樣品的方法作進(jìn)一步的詳細(xì)說(shuō)明。
[0013]請(qǐng)參閱圖1，本發(fā)明提供一種集成電路中的解剖方法，該方法包括以下步驟:
Si，提供一集成電路芯片，該集成電路芯片包括依次層疊設(shè)置的一封裝層以及一下層布線結(jié)構(gòu)，該下層布線結(jié)構(gòu)包括至少一 low-k線間介質(zhì)布線層,該至少一 low-k線間介質(zhì)布線層中有一目標(biāo)low-k線間介質(zhì)布線層；以及
S2，采用化學(xué)機(jī)械拋光法去除所述封裝層直至所述下層布線結(jié)構(gòu)中的目標(biāo)low-k線間介質(zhì)布線層，獲得一適合用作AFM樣品的low-k線間介質(zhì)布線層。
[0014]步驟SI中,所述low-k線間介質(zhì)布線層包括low-k介質(zhì)層。本文中l(wèi)ow_k線間介質(zhì)布線層的介電常數(shù)小于等于3。所述集成電路芯片為裸芯片，其通常包括所述封裝層以及一布線結(jié)構(gòu)，該布線結(jié)構(gòu)包括所述下層布線結(jié)構(gòu)。該集成電路芯片進(jìn)一步包括一硅基底，所述布線結(jié)構(gòu)中的下層布線結(jié)構(gòu)層疊設(shè)置于該硅基底。所述封裝層用于保護(hù)該集成電路芯片中的電路。該下層布線結(jié)構(gòu)包括至少一 low-k線間介質(zhì)布線層，該至少一 l0W-k線間介質(zhì)布線層包括至少兩條細(xì)導(dǎo)線。優(yōu)選地，該至少兩條細(xì)導(dǎo)線之間的間距小于等于95納米。依據(jù)該集成電路芯片的用途的不同，該集成電路芯片的結(jié)構(gòu)也不同。具體地，該集成電路芯片中的布線結(jié)構(gòu)可以由所述下層布線結(jié)構(gòu)組成。該集成電路芯片中的布線結(jié)構(gòu)還可以進(jìn)一步包括一上層布線結(jié)構(gòu)，該上層布線結(jié)構(gòu)層疊設(shè)置于所述封裝層與所述至少一 low-k線間介質(zhì)布線層之間。該上層布線結(jié)構(gòu)包括至少一粗布線層，該至少一粗布線層包括多條粗導(dǎo)線，每條粗導(dǎo)線的線寬大于所述細(xì)布線的線寬。該集成電路芯片中的布線結(jié)構(gòu)還可以進(jìn)一步包括一中間布線結(jié)構(gòu)，該中間布線結(jié)構(gòu)層疊設(shè)置于所述上層布線結(jié)構(gòu)與所述至少一 low-k線間介質(zhì)布線層之間。該中間布線結(jié)構(gòu)包括至少一中線寬布線層，該至少一中線寬布線層包括多條中間導(dǎo)線，每條中間導(dǎo)線的線寬小于所述粗導(dǎo)線的線寬，且大于所述細(xì)導(dǎo)線的線寬?？梢岳斫?，所述下層布線結(jié)構(gòu)可以包括多層層疊設(shè)置的low-k線間介質(zhì)布線層，所述目標(biāo)low-k線間介質(zhì)布線層為該多層low-k線間介質(zhì)布線層中的一層或多層。所述上層布線結(jié)構(gòu)可以包括多層層疊設(shè)置的粗布線層。所述中間布線結(jié)構(gòu)可以包括多層層疊設(shè)置的中線寬布線層。因此，該集成電路芯片通常為多層布線結(jié)構(gòu)。優(yōu)選地，該集成電路芯片為超大規(guī)模集成電路芯片。該集成電路芯片可以為顯卡芯片、CPU芯片等。
[0015]該步驟SI可以包括以下分步驟:S11，提供一商用集成電路芯片，該集成電路芯片包括至少一針腳、一電路基板、以及置于該電路基板的所述集成電路芯片集成電路；以及S12，用強(qiáng)酸在高溫下去除所述至少一針腳及所述電路基板，獲得具有所述封裝層的集成電路芯片。其中，優(yōu)選地，所述集成電路為使用過(guò)的商用集成電路。
[0016]步驟S2主要采用化學(xué)機(jī)械拋光機(jī)實(shí)現(xiàn)。通常利用光學(xué)顯微鏡判斷所述集成電路芯片的拋光程度。其中，拋光程度是指集成電路芯片具體被拋光到封裝層及布線結(jié)構(gòu)中的哪一層。該步驟S2主要是局部解剖該集成電路芯片，具體地，優(yōu)先解剖、拋光去除位于該集成電路芯片邊緣周圍的封裝層、布線結(jié)構(gòu)。步驟S2包括以下步驟:
S21,將所述集成電路芯片固定于一化學(xué)機(jī)械拋光機(jī)；
S22，采用所述化學(xué)機(jī)械拋光機(jī)在一第一下壓力下，以一第一線速度去除所述封裝層至將露出所述下層布線結(jié)構(gòu)；以及
S23，采用所述化學(xué)機(jī)械拋光機(jī)在一第二下壓力下，以一第二線速度拋光所述下層布線結(jié)構(gòu)至裸露所述目標(biāo)low-k線間介質(zhì)布線層，其中，該第二下壓力小于第一下壓力，且該第二線速度小于所述第一線速度。
[0017]所述化學(xué)機(jī)械拋光機(jī)包括多個(gè)用于固定所述集成電路的夾具。在步驟S21中，先將所述集成電路芯片固定在一個(gè)分擔(dān)物上，然后通過(guò)夾具固定在該化學(xué)機(jī)械拋光機(jī)上，同時(shí)在夾具與集成電路芯片之間固定多個(gè)分擔(dān)物以分?jǐn)偧呻娐沸酒艿降妮d荷，降低集成電路芯片受到的下壓力，進(jìn)而比較容易控制拋光進(jìn)度及效果。其中，所述分擔(dān)物的材質(zhì)不限，只要該分擔(dān)物可以起到分擔(dān)集成電路芯片所受到的載荷即可。該分擔(dān)物可以為樹脂塊。
[0018]該步驟S21還可以為:先在所述集成電路芯片的封裝層的表面上形成多個(gè)劃痕，且該多個(gè)劃痕至少穿透該封裝層，優(yōu)選地，該多個(gè)劃痕穿透該封裝層至靠近所述硅基底，但該硅基底并未裸露出來(lái)；然后，再將該形成有多個(gè)劃痕的集成電路芯片固定在所述化學(xué)機(jī)械拋光機(jī)上。該集成電路芯片在該多個(gè)劃痕邊緣處周圍的封裝層及各種布線結(jié)構(gòu)比較容易被去除，從而比較容易露出該集成電路的內(nèi)部結(jié)構(gòu)。此外，所述集成電路芯片的邊緣處也可以露出該集成電路的內(nèi)部結(jié)構(gòu)?？梢砸罁?jù)該集成電路芯片露出的內(nèi)部結(jié)構(gòu)，依次化學(xué)機(jī)械拋光去除所述封裝層直至下層布線結(jié)構(gòu)的目標(biāo)low-k線間介質(zhì)布線層。如此，比較容易控制該集成電路的各層的拋光時(shí)間、確定拋光程度，使得采用該化學(xué)機(jī)械拋光法解剖該集成電路芯片更加容易、更加方便。
[0019]步驟S22具體地在采用所述化學(xué)機(jī)械拋光機(jī)在所述第一下壓力及所述第一線速度的作用下，利用OP-S拋光液去除所述封裝層。當(dāng)所述集成電路芯片由該封裝層、所述下層布線結(jié)構(gòu)及硅基底組成時(shí)，即，所述封裝層直接設(shè)置在該下層布線結(jié)構(gòu)的表面，該步驟S22具體可以為采用所述化學(xué)機(jī)械拋光機(jī)在所述第一下壓力下，采用第一線速度及op-s拋光液去除所述封裝層至快露出所述下層布線結(jié)構(gòu)，如隱約可見(jiàn)該下層布線結(jié)構(gòu)。其中，所述第一下壓力在3psi?8psi之間，如4psi,5psi,6psi等。所述第一線速度在60米/分鐘(m/min)?240 m/min,如，100 m/min,120 m/min,180 m/min,200 m/min,240 m/min 等。該第一線速度的值優(yōu)選地不能小于60 m/min，否則就會(huì)增加拋光時(shí)間；該第一線速度的值不能過(guò)大，優(yōu)選地不大于240m/min，否則會(huì)同時(shí)因該封裝層的厚度比較薄出現(xiàn)嚴(yán)重過(guò)拋的現(xiàn)象，有可能會(huì)破壞所述下層布線結(jié)構(gòu)中的目標(biāo)low-k線間介質(zhì)布線層,也就不能得到low-k線間介質(zhì)布線層AFM樣品。其中，該步驟S22可以采用光學(xué)顯微鏡觀察是否露出所述下層布線結(jié)構(gòu)。當(dāng)所述下層布線結(jié)構(gòu)將要露出來(lái)的時(shí)候，可以隔一段時(shí)間采用光學(xué)顯微鏡觀察一下所述下層布線結(jié)構(gòu)是否露出，是否要繼續(xù)拋光。即，可以采用光學(xué)顯微鏡判斷是否露出所述下層布線結(jié)構(gòu)。也可以說(shuō)，該步驟S22采用光學(xué)顯微鏡判斷該集成電路芯片的具體拋光去除位置。
[0020]當(dāng)所述集成電路芯片進(jìn)一步包括所述上層布線結(jié)構(gòu)時(shí)，該步驟S22可以為:
S221，采用所述化學(xué)機(jī)械拋光機(jī)在所述第一下壓力下，以所述第一線速度去除所述封
裝層至露出所述上層布線結(jié)構(gòu)。其中，該步驟S221具體地可以為先采用比較大的第一線速度處理所述封裝層至快露出所述上層布線結(jié)構(gòu)；然后再采用比較小的第一線速度繼續(xù)處理該封裝層至裸露出該上層布線結(jié)構(gòu)。
[0021]S222，采用所述化學(xué)機(jī)械拋光機(jī)在一第三下壓力及一第三線速度的作用下，利用一第一拋光液去除所述上層布線結(jié)構(gòu)至將露出所述下層布線結(jié)構(gòu)，其中，所述第三下壓力在0.1psi?3psi之間，如0.6ps1、1.5ps1、2ps1、2.5psi等。該第三下壓力小于所述第一下壓力。該第三線速度大于等于60 m/min，且小于等于240 m/min，且該第三線速度小于所述第一線速度。優(yōu)選地，該第三線速度大于等于60 m/min,且小于等于120 m/min。該第一拋光液可以為銅拋光液?？梢圆捎霉鈱W(xué)顯微鏡判斷是否露出所述上層布線結(jié)構(gòu)。
[0022]當(dāng)所述集成電路芯片包括依次層疊設(shè)置的封裝層、上層布線結(jié)構(gòu)、中間布線結(jié)構(gòu)以及下層布線結(jié)構(gòu)時(shí)，所述步驟S222可以為:在所述第三下壓力及所述第三線速度的作用下，利用所述第一拋光液去除所述上層布線結(jié)構(gòu)至露出所述中間布線結(jié)構(gòu)。該步驟S22進(jìn)一步包括步驟S223:采用所述化學(xué)機(jī)械拋光機(jī)在所述第三下壓力及一第四線速度的作用下，利用一第二拋光液去除所述中間布線結(jié)構(gòu)直至將露出所述下層布線結(jié)構(gòu)。其中，該第四線速度大于等于60 m/min，且小于等于120 m/min，且該第四線速度小于所述第三線速度。該第二拋光液為阻擋層拋光液。
[0023]步驟S23得到的目標(biāo)low-k線間介質(zhì)布線層可以用在AFM樣品,用于測(cè)量ow_k線間介質(zhì)布線層的力學(xué)性能。該步驟S23為利用所述第二拋光液，在所述第二下壓力及所述第二線速度下，拋光處理所述low-k介質(zhì)結(jié)構(gòu)直至露出具有光滑表面的目標(biāo)low-k線間介質(zhì)布線層，從而得到所述low-k介質(zhì)層AFM樣品，其中，該第二下壓力小于第三下壓力，該第二下壓力大于0.lpsi，且小于等于3psi。該第二線速度小于第四線速度，該第二線速度小于等于90 m/min。優(yōu)選地,該第二線速度大于等于20 m/min,且小于等于60 m/min。
[0024]該步驟S23進(jìn)一步包括:利用掃描電鏡確定得到的目標(biāo)low-k線間介質(zhì)布線層是否適合做AFM樣品。若所述low-k線間介質(zhì)布線層不符合要求，不適合做AFM樣品，繼續(xù)重復(fù)步驟S23，再次利用掃描電鏡觀察目標(biāo)low-k線間介質(zhì)布線層，直至得到符合要求的low-k層即可。
[0025]該步驟S22及S23中的第一拋光液及第二拋光液可以依據(jù)所述上層布線結(jié)構(gòu)、中間布線結(jié)構(gòu)及下層布線結(jié)構(gòu)的材料選擇。上述在步驟S221至S223以及步驟S23中，當(dāng)所述步驟S221至S223以及步驟S23的拋光時(shí)間至少進(jìn)行一半之后，每隔一段時(shí)間采用光學(xué)顯微鏡檢查一下，以確定是否繼續(xù)拋光處理，是否已經(jīng)去除上層布線結(jié)構(gòu)及中間布線結(jié)構(gòu)以及裸露出目標(biāo)low-k線間介質(zhì)布線層。
[0026]下面將以具體實(shí)施例，進(jìn)一步說(shuō)明解釋本發(fā)明。
[0027]實(shí)施例
本實(shí)施例提供一種用于解剖商用CPU芯片進(jìn)行l(wèi)0W-k介質(zhì)層力學(xué)性能測(cè)試的制樣方法，該方法具體包括以下步驟:
I)提供一商用化學(xué)機(jī)械拋光機(jī)以及一 CPU芯片10,該CPU芯片10如圖2所不。
[0028]2)將CPU芯片10粘在一個(gè)樹脂塊上，然后固定在該化學(xué)機(jī)械拋光機(jī)上，同時(shí)在該夾具與CPU芯片之間固定3到6個(gè)樹脂塊以分?jǐn)侰PU芯片所受到的載荷；采用金剛石筆在CPU芯片的表面橫豎各劃兩道，形成四道劃痕。
[0029]3)利用該化學(xué)機(jī)械拋光機(jī)自帶的op-s拋光液,采用線速度為180m/min及下壓力為3psi,所述化學(xué)機(jī)械拋光機(jī)對(duì)拋光CPU芯片10的表面封裝層12,拋光時(shí)間15min左右，將線速度降至90m/min，拋光時(shí)間3分鐘左右，CPU芯片10邊緣區(qū)域的封裝層12出現(xiàn)過(guò)拋并露出所述上層布線結(jié)構(gòu)14，從而去除CPU芯片10的表面封裝層12。
[0030]4)利用銅拋光液,采用線速度為90m/min及下壓力為lpsi,所述化學(xué)機(jī)械拋光機(jī)繼續(xù)對(duì)上述露出上層布線結(jié)構(gòu)14的CPU芯片10進(jìn)行拋光；拋光時(shí)間為15min左右時(shí)所述上層布線結(jié)構(gòu)14中的劃痕邊緣出現(xiàn)過(guò)拋、露出所述下層布線結(jié)構(gòu)18，從而去除所述上層布線結(jié)構(gòu)14。
[0031]5)利用阻擋層拋光液，采用線速度為60m/min及下壓力為lpsi，所述化學(xué)機(jī)械拋光機(jī)繼續(xù)對(duì)去除劃痕處的上層布線結(jié)構(gòu)14的CPU芯片10進(jìn)行拋光；當(dāng)拋光時(shí)間IOmin左右時(shí)，中間布線結(jié)構(gòu)16的劃痕邊緣隱約可見(jiàn)所述下層布線結(jié)構(gòu)18，從而去除所述中間布線結(jié)構(gòu)16。
[0032]6)利用阻擋層拋光液，采用線速度為40m/min及下壓力為0.5psi，所述化學(xué)機(jī)械拋光機(jī)繼續(xù)對(duì)去除劃痕處的中間布線結(jié)構(gòu)16的CPU芯片10進(jìn)行拋光；當(dāng)拋光時(shí)間IOmin左右，所述下層布線結(jié)構(gòu)18的劃痕邊緣露出表面比較平整光滑的目標(biāo)low-k線間介質(zhì)布線層。
[0033]7)將步驟6)得到的樣品，在掃描電鏡下觀察，在該CPU芯片的邊緣及劃痕處搜尋合適結(jié)構(gòu)，確定是否達(dá)到要求，可以用作AFM樣品；如未滿足要求，不能作AFM樣品，繼續(xù)重復(fù)步驟6 )，拋光時(shí)間為30s，再次觀察，直至滿足要求可以用作AFM樣品為止。適合用作AFM樣品的目標(biāo)low-k線間介質(zhì)布線層如圖3所示。
[0034]此外，在上述步驟4)、5)、6)過(guò)程中，在所述拋光時(shí)間的后半段每?jī)煞昼娮鲆淮螜z測(cè)，來(lái)確定是否繼續(xù)拋光。
[0035]因此，本發(fā)明實(shí)施例采用化學(xué)機(jī)械拋光的方法解剖所述CPU芯片10來(lái)獲得用作AFM樣品的low-k線間介質(zhì)布線層,該方法不但能夠較好的保留所述low-k線間介質(zhì)布線層結(jié)構(gòu)中的low-k線間介質(zhì)布線層的布線結(jié)構(gòu)，而且能夠保持所述low-k層材料的力學(xué)特性，比較適合用作AFM的樣品，采用AFM測(cè)量該low-k介質(zhì)層的力學(xué)特性。另外，該本發(fā)明提供的方法主要采用化學(xué)機(jī)械拋光的方法就可以得到low-k介質(zhì)層AFM樣品，只要提供一化學(xué)機(jī)械拋光機(jī)即可，不需要專門的設(shè)備和儀器，而且該方法不需要將所述CPU芯片10中的封裝層12直至露出目標(biāo)low-k線間介質(zhì)布線層的各層完全去除，只要將CPU芯片10的邊緣處周圍或劃痕處周圍的封裝層12直至露出目標(biāo)low-k線間介質(zhì)布線層的各層去除即可，所以，成本比較低，而且所用時(shí)間比較短。所述CPU芯片10的邊緣處或劃痕處最先露出CPU芯片10的內(nèi)部結(jié)構(gòu)?？梢砸罁?jù)該CPU芯片露出的內(nèi)部結(jié)構(gòu)，依次化學(xué)機(jī)械拋光去除位于所述邊緣處周圍或劃痕處周圍的封裝層直至露出下層布線結(jié)構(gòu)的目標(biāo)low-k線間介質(zhì)布線層。如此，比較容易控制該集成電路的各層的拋光時(shí)間、確定拋光程度，使得采用該化學(xué)機(jī)械拋光法解剖該集成電路芯片更加容易、更加方便。
[0036]另外，本領(lǐng)域技術(shù)人員還可以在本發(fā)明精神內(nèi)做其它變化，這些依據(jù)本發(fā)明精神所做的變化，都應(yīng)包含在本發(fā)明所要求保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1.一種集成電路芯片的解剖方法，包括: (1)提供一集成電路芯片，該集成電路芯片包括依次層疊設(shè)置的一封裝層、一上層布線結(jié)構(gòu)、中層布線結(jié)構(gòu)以及一下層布線結(jié)構(gòu)，該下層布線結(jié)構(gòu)包括至少一低介電常數(shù)線間介質(zhì)布線層，該至少一低介電常數(shù)線間介質(zhì)布線層中有一目標(biāo)低介電常數(shù)線間介質(zhì)布線層； (2)采用化學(xué)機(jī)械拋光方法，在一第一下壓力下，以一第一線速度去除所述封裝層至裸露所述上層布線結(jié)構(gòu)，該第一下壓力大于等于3psi，且小于等于8psi，且該第一線速度大于等于60米/分鐘，且小于等于240米/分鐘； (3)采用化學(xué)機(jī)械拋光方法，在一第二下壓力下，以一第二線速度去除所述上層布線結(jié)構(gòu)至裸露所述中間布線結(jié)構(gòu)，該第二下壓力大于等于0.lpsi，且小于等于3psi，且該第二線速度大于等于60米/分鐘，且小于等于240米/分鐘； (4)采用化學(xué)機(jī)械拋光方法，在一第三下壓力下，以一第三線速度去除所述中間布線結(jié)構(gòu)至將露出所述下層布線結(jié)構(gòu)，該第三下壓力大于等于0.lpsi，且小于等于3psi，且該第三線速度大于等于60米/分鐘，且小于等于240米/分鐘；以及 (5)采用化學(xué)機(jī)械拋光方法，在一第三下壓力下，以一第三線速度去除所述下層布線結(jié)構(gòu)至裸露所述下層布線結(jié)構(gòu)中的目標(biāo)低介電常數(shù)線間介質(zhì)布線層，該第三下壓力大于等于0.lpsi,且小于等于3psi,且該第三線速度小于等于90米/分鐘。
2.如權(quán)利要求1所述的集成電路芯片的解剖方法，其特征在于，所述步驟(2)包括以下步驟: (21)將多個(gè)分擔(dān)物置于所述集成電路芯片與一化學(xué)機(jī)械拋光機(jī)之間，使該集成電路芯片固定在該化學(xué)機(jī)械拋光機(jī)中，以分擔(dān)集成電路芯片所受到的載荷；以及 (22)在所述第一下壓力下，所述化學(xué)機(jī)械拋光機(jī)以所述第一線速度，并利用op-s拋光液去除所述封裝層至露出所述所述上層布線結(jié)構(gòu)。
3.如權(quán)利要求1所述的集成電路芯片的解剖方法，其特征在于，在所述步驟(2)之前進(jìn)一步包括:在所述封裝層的表面形成多個(gè)劃痕，且該多個(gè)劃痕至少穿透該封裝層，以便依據(jù)劃痕處露出的集成電路芯片的內(nèi)部結(jié)構(gòu)確定集成電路芯片的拋光程度。
4.如權(quán)利要求1所述的集成電路芯片的解剖方法，其特征在于，所述步驟(5)進(jìn)一步包括步驟:利用掃描電鏡確定得到的目標(biāo)低介電常數(shù)線間介質(zhì)布線層是否適合做原子力顯微鏡樣品。
5.如權(quán)利要求4所述制樣的集成電路芯片的解剖方法，其特征在于，當(dāng)?shù)玫降哪繕?biāo)低介電常數(shù)線間介質(zhì)布線層不適合做原子力顯微鏡樣品時(shí)，繼續(xù)重復(fù)所述步驟(5)拋光處理所述低介電常數(shù)線間介質(zhì)布線層及利用掃描電鏡觀察目標(biāo)低介電常數(shù)線間介質(zhì)布線層，直至得到適合做原子力顯微鏡樣品的低介電常數(shù)線間介質(zhì)布線層。
6.如權(quán)利要求1所述的集成電路芯片的解剖方法，其特征在于，所述步驟(2)至步驟(4 )利用光學(xué)顯微鏡判斷所述集成電路芯片的拋光程度。
7.一種集成電路芯片的解剖方法，包括: (1)提供一集成電路芯片，該集成電路芯片包括依次層疊設(shè)置的一封裝層以及一布線結(jié)構(gòu)，該布線結(jié)構(gòu)包括至少一低介電常數(shù)線間介質(zhì)布線層，該至少一低介電常數(shù)線間介質(zhì)布線層中有一目標(biāo)低介電常數(shù)線間介質(zhì)布線層； (2)采用化學(xué)機(jī)械拋 光法，在大于等于3psi，且小于等于Spsi的下壓力下，以大于等于60米/分鐘，且小于等于240米/分鐘的線速度拋光所述集成電路芯片，去除位于該集成電路芯片邊緣周圍的封裝層至露出所述布線結(jié)構(gòu)；以及 (3)繼續(xù)采用化學(xué)機(jī)械拋光法，在大于等于0.lpsi，且小于等于3psi的下壓力下，拋光所述位于所述集成電路芯片邊緣周圍的布線結(jié)構(gòu)至裸露所述目標(biāo)低介電常數(shù)線間介質(zhì)布線層。
8.如權(quán)利要求7所述的集成電路芯片的解剖方法，其特征在于，在步驟(1)中，所述布線結(jié)構(gòu)由一下層布線結(jié)構(gòu)組成，且該低下層布線結(jié)構(gòu)包括多層低介電常數(shù)線間介質(zhì)布線層，所述步驟(3)為:采用一化學(xué)機(jī)械拋光機(jī)在大于等于0.lpsi，且小于等于3psi的下壓力下，并以小于等于90米/分鐘的線速度拋光所述位于所述集成電路芯片邊緣周圍的下層布線結(jié)構(gòu)至裸露所述目標(biāo)低介電常數(shù)線間介質(zhì)布線層。
9.如權(quán)利要求7所述的集成電路芯片的解剖方法，其特征在于，在步驟(1)中，所述布線結(jié)構(gòu)包括一上層布線結(jié)構(gòu)及一下層布線結(jié)構(gòu)，且該上層布線結(jié)構(gòu)層疊設(shè)置于所述封裝層與所述下層布線結(jié)構(gòu)之間；所述步驟(3)包括以下步驟: (31)以大于等于60m/min，且小于等于240 m/min的線速度去除所述位于所述集成電路芯片邊緣周圍的上層布線結(jié)構(gòu)至將露出所述下層布線結(jié)構(gòu)；以及 (32)以小于等于90米/分鐘的線速度拋光所述位于所述集成電路芯片邊緣周圍的下層布線結(jié)構(gòu)至裸露所述目標(biāo)低介電常數(shù)線間介質(zhì)布線層。
10.如權(quán)利要求7所述的集成電路芯片的解剖方法，其特征在于，所述步驟(2)之前進(jìn)一步包括步驟:在所述封裝層的表面形成多個(gè)劃痕，且該多個(gè)劃痕至少穿透該封裝層，以便依據(jù)劃痕處露出的集成電路芯片的內(nèi)部結(jié)構(gòu)確定集成電路芯片的拋光程度。
【文檔編號(hào)】G01Q30/20GK103487602SQ201310375534
【公開(kāi)日】2014年1月1日 申請(qǐng)日期:2013年8月26日 優(yōu)先權(quán)日:2013年8月26日
【發(fā)明者】郭丹, 郭玉龍, 潘國(guó)順, 雒建斌 申請(qǐng)人:清華大學(xué)