專利名稱：時差法超聲波流量計的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種流量計，特別是一種用于測量液體或氣體流量的時差法超聲波流量計。
背景技術(shù)：
利用超聲波測量液體和氣體的流量有很多優(yōu)點，如幾乎無壓力損失、對管徑的適應(yīng)性強等。時差法超聲波流量計通過測量超聲波在流體中順流、逆流傳播相同距離時的傳播時間差來計算流量。目前，公知的時差法超聲波流量計多以單片機為核心做計量控制，在發(fā)射超聲波后檢測接收信號某個過零點的出現(xiàn)時間以確定傳播時間，進而計算流量，但此方法中接收信號被利用到的信息量過少，因此計量精度低，且抗干擾能力差。

實用新型內(nèi)容本實用新型是針對現(xiàn)有技術(shù)中基于過零檢測進行時差法流量計量的精度低、抗干擾能力差的缺陷，提供一種聲路數(shù)范圍為I至10、基于ARM芯片和FPGA芯片的時差法超聲波流量計。實現(xiàn)上述目的采用的技術(shù)方案是:一種時差法超聲波流量計，這種流量計包括ARM芯片、FPGA芯片、32位RAM、發(fā)射接收系統(tǒng)電路、分別位于聲路的流路上游側(cè)和流路下游側(cè)的超聲波換能器、信號調(diào)理電路、A/D轉(zhuǎn)換芯片和雙口 RAM芯片；其中:ARM芯片分別與FPGA芯片和雙口 RAM芯片相連，F(xiàn)PGA芯片還分別與32位RAM和A/D轉(zhuǎn)換芯片相連，ARM芯片和FPGA芯片分別與發(fā)射接收系統(tǒng)電路相連，發(fā)射接收系統(tǒng)電路分別與各超聲波換能器相連，發(fā)射接收系統(tǒng)電路還與信號調(diào)理電路相連，信號調(diào)理電路還分別與A/D轉(zhuǎn)換芯片和ARM芯片相連。所述的32位RAM由I片32位的RAM芯片構(gòu)成或用2 10片RAM芯片擴展構(gòu)成。還包括與雙口 RAM芯片相連的計量數(shù)據(jù)存儲和人機交互控制電路；該計量數(shù)據(jù)存儲和人機交互控制電路包括微控制器芯片、液晶顯示模塊、鍵盤驅(qū)動芯片、鐵電存儲器和實時時鐘心片；其中:微控制器芯片分別與雙口 RAM芯片和液晶顯示模塊相連，鍵盤驅(qū)動芯片、鐵電存儲器和實時時鐘芯片均與微控制器芯片相連。發(fā)射接收系統(tǒng)電路包括CPLD芯片、分別與各超聲波換能器相連的各發(fā)射電路、分別與各超聲波換能器相連的各高壓保護電路、模擬開關(guān)電路和接收放大電路；其中:CPLD芯片分別與ARM芯片、FPGA芯片和模擬開關(guān)電路相連，CPLD芯片還分別與各發(fā)射電路相連，各高壓保護電路分別與模擬開關(guān)電路相連，模擬開關(guān)電路與接收放大電路相連，接收放大電路與信號調(diào)理電路相連。信號調(diào)理電路包括D/A轉(zhuǎn)換芯片、AGC電路、信號放大和偏置電路；其中:D/A轉(zhuǎn)換芯片分別與ARM芯片和AGC電路相連，發(fā)射接收系統(tǒng)電路與AGC電路相連，AGC電路與信號放大和偏置電路相連，信號放大和偏置電路與A/D轉(zhuǎn)換芯片相連。[0011]這種流量計的聲路數(shù)范圍為1-10。計量時，ARM芯片和FPGA芯片控制發(fā)射接收系統(tǒng)電路使某聲路上游超聲波換能器發(fā)射超聲波、下游超聲波換能器接收超聲波，F(xiàn)PGA芯片控制A/D轉(zhuǎn)換芯片對經(jīng)過處理后的接收信號采集2048個數(shù)據(jù)，再控制該聲路下游超聲波換能器發(fā)射超聲波、上游超聲波換能器接收超聲波并采集數(shù)據(jù)，執(zhí)行N次后，分別得到順流、逆流N次采樣數(shù)據(jù)的累加和，以FPGA芯片實現(xiàn)的基本數(shù)字信號處理算法為基礎(chǔ)ARM芯片可據(jù)此數(shù)據(jù)算出該聲路的線流速，同理算出所有聲路的線流速后，可算出流體流速及流量。本新型的有益效果是:這種流量計利用ARM芯片和FPGA芯片實現(xiàn)了高效的數(shù)據(jù)采集控制和先進的流量算法，接收信號被利用到的信息量大，計量精度高，抗干擾能力強，實時性好。

圖1為本實用新型的總體結(jié)構(gòu)框圖。圖2為兩聲路流量計的各部件連接結(jié)構(gòu)不意圖。圖3為兩聲路流量計的主要數(shù)字電路連接示意圖。圖4為兩聲路流量計的AGC電路的原理圖。圖中:1、ARM芯片，2、FPGA芯片，3、32位RAM，4、發(fā)射接收系統(tǒng)電路，5、信號調(diào)理電路，6、A/D轉(zhuǎn)換芯片，7、雙口 RAM芯片，8、計量數(shù)據(jù)存儲和人機交互控制電路，9、第I聲路上游超聲波換能器，10、第I聲路下游超聲波換能器，11、第2聲路上游超聲波換能器，12、第2聲路下游超聲波換能器，13、U2發(fā)射電路，14、Ul發(fā)射電路，15、Dl發(fā)射電路，16、D2發(fā)射電路，17、模擬開關(guān)電路，18、接收放大電路，19、CPLD芯片，20、D/A轉(zhuǎn)換芯片，21、AGC電路，22、信號放大和偏置電路，23、RAM-A芯片，24、RAM-B芯片，25、微控制器芯片，26、液晶顯示模塊，27、鍵盤驅(qū)動芯片，28、鐵電存儲器，29、實時時鐘芯片，30、U2高壓保護電路，31、Ul高壓保護電路，32、Dl高壓保護電路，33、D2高壓保護電路。
具體實施方式
以下結(jié)合附圖和實施例對本新型做進一步說明。本新型是一種時差法超聲波流量計，聲路數(shù)的范圍為I至10。如圖1所示，該流量計包括ARM芯片、FPGA芯片、32位RAM、發(fā)射接收系統(tǒng)電路、分別位于聲路的流路上游側(cè)和流路下游側(cè)的超聲波換能器、信號調(diào)理電路、A/D轉(zhuǎn)換芯片、雙口 RAM芯片、計量數(shù)據(jù)存儲和人機交互控制電路；其中:ARM芯片分別與FPGA芯片和雙口RAM芯片相連，F(xiàn)PGA芯片還分別與32位RAM和A/D轉(zhuǎn)換芯片相連，ARM芯片和FPGA芯片分別與發(fā)射接收系統(tǒng)電路相連，發(fā)射接收系統(tǒng)電路分別與各超聲波換能器相連，發(fā)射接收系統(tǒng)電路還與信號調(diào)理電路相連，信號調(diào)理電路還分別與A/D轉(zhuǎn)換芯片和ARM芯片相連，雙口 RAM芯片還與計量數(shù)據(jù)存儲和人機交互控制電路相連。參見圖2，本實施例以兩聲路為例。32位RAM(3)由兩片16位RAM芯片即RAM-A芯片(23)和RAM-B芯片(24)擴展構(gòu)成。發(fā)射接收系統(tǒng)電路(4)包括CPLD芯片(19)、分別與各超聲波換能器相連的各發(fā)射電路、分別與各超聲波換能器相連的各高壓保護電路、模擬開關(guān)電路(17)、接收放大電路(18) ； Ul發(fā)射電路(14)、U1高壓保護電路(31)均與第I聲路上游超聲波換能器(9)相連，U2發(fā)射電路(13)、U2高壓保護電路(30)均與第2聲路上游超聲波換能器(11)相連，Dl發(fā)射電路(15)、D1高壓保護電路(32)均與第I聲路下游超聲波換能器(10)相連，D2發(fā)射電路(16)、D2高壓保護電路(33)均與第2聲路下游超聲波換能器(12)相連，若聲路數(shù)為M (M在I至10的范圍內(nèi)取值)，則超聲波換能器、發(fā)射電路、高壓保護電路的數(shù)量都為M的2倍；CPLD芯片(19)分別與ARM芯片(I)、FPGA芯片(2)和模擬開關(guān)電路(17)相連，CPLD芯片(19)還分別與各發(fā)射電路相連，各高壓保護電路分別與模擬開關(guān)電路(17)相連，模擬開關(guān)電路(17)與接收放大電路(18)相連，接收放大電路
(18)與信號調(diào)理電路(5)相連；在超聲波換能器和模擬開關(guān)電路(17)之間加入高壓保護電路可使模擬開關(guān)電路(17)避免承受過高的發(fā)射電壓。信號調(diào)理電路(5)包括D/A轉(zhuǎn)換芯片(20)、AGC電路(21)、信號放大和偏置電路(22) ;D/A轉(zhuǎn)換芯片(20)分別與ARM芯片
(I)和AGC電路(21)相連，發(fā)射接收系統(tǒng)電路(4)與AGC電路(21)相連，AGC電路(21)與信號放大和偏置電路(22)相連，信號放大和偏置電路(22)與A/D轉(zhuǎn)換芯片(6)相連。計量數(shù)據(jù)存儲和人機交互控制電路(8)包括微控制器芯片(25)、液晶顯示模塊(26)、鍵盤驅(qū)動芯片(27)、鐵電存儲器(28)、實時時鐘芯片(29);微控制器芯片(25)分別與雙口 RAM芯片(7)和液晶顯示模塊(26)相連，鍵盤驅(qū)動芯片(27)、鐵電存儲器(28)和實時時鐘芯片(29)均與微控制器芯片(25)相連。作為優(yōu)選:ARM芯片(I)是LPC22XX系列芯片中的一種，F(xiàn)PGA芯片⑵是Cyclone系列芯片中I/O引腳數(shù)大于127的一種。在圖3中，兩聲路流量計中主要數(shù)字電路的連接關(guān)系為:ARM芯片⑴的片選使能輸出引腳CE1、寫使能輸出引腳WE、輸出使能輸出引腳0E、地址輸出引腳A[2:20]、數(shù)據(jù)輸入/輸出引腳D[0: 31]分別與FPGA芯片(2)定義的片選使能輸入引腳CEP、寫使能輸入引腳WEP、輸出使能輸入引腳0EP、地址輸入引腳A[0:18] p、數(shù)據(jù)輸入/輸出引腳D[0: 31] P相連，F(xiàn)PGA芯片⑵定義的片選使 能輸出引腳CEf、寫使能輸出引腳WEf、輸出使能輸出引腳OEf、地址輸出引腳A[0:17] F、數(shù)據(jù)輸入/輸出引腳D[0:15] F分別與RAM-A芯片(23)的引腳CE、引腳WE、引腳0E、引腳A[0:17]、引腳D[0:15]相連，F(xiàn)PGA芯片(2)定義的引腳CEF、引腳WEf、引腳OEf、引腳A[0:17] F、數(shù)據(jù)輸入/輸出引腳D [16:3仏分別與RAM-B芯片(24)的引腳CE、引腳WE、引腳0E、引腳A[0:17]、引腳D[0:15]相連，ARM芯片(I)用于設(shè)置工作聲路的I/O引腳CHO、CHU CH2、CH3分別與CPLD芯片(19)相連，F(xiàn)PGA芯片(2)定義的上下游切換控制引腳SH和發(fā)射控制信號引腳UP+、UP-、DN+、DN-分別與CPLD芯片(19)相連，A/D轉(zhuǎn)換芯片(6)的轉(zhuǎn)換時鐘輸入引腳CLK、數(shù)據(jù)引腳D[0:11]分別與FPGA芯片(2)定義的ADC轉(zhuǎn)換時鐘輸出引腳ACLK、數(shù)據(jù)引腳D[0: 11]AD相連，ARM芯片⑴的片選使能輸出引腳CE3、引腳WE、引腳A[2:3]、引腳D[0: 7]分別與D/A轉(zhuǎn)換芯片(20)的引腳CE、引腳WE、引腳A[0:1]、引腳D[0: 7]相連，ARM芯片(I)的片選使能輸出引腳CEO、引腳WE、引腳0E、引腳A[0:10]、引腳D[0: 7]分別與雙口 RAM芯片(7)的引腳CE^引腳WEl、引腳OE^引腳A[0:10]p引腳D[0: 7L相連，微控制器芯片(25)的片選使能輸出引腳CEO、寫使能輸出引腳WE、輸出使能輸出引腳0E、地址輸出引腳A[0:10]、數(shù)據(jù)輸入/輸出引腳D[0:7]分別與雙口 RAM芯片(7)的引腳CEk、引腳WEk、引腳OEk、引腳A[0:10] κ、引腳D[0: 7]κ相連。在圖4中，Ampl為可控增益選頻放大器，型號為MC1350，Amp2為運算放大器，Tl為中頻變壓器，Ampl的電源和地引腳分別接+12V和地，接收放大電路(18)的兩輸出端分別經(jīng)電容Cl和C2與Ampl的同相和反相輸入端相連，Ampl的同相和反相輸出端分別與電容C4的兩腳相連，電容C4的兩腳分別與Tl的原邊繞組兩端子相連，電容C4的兩腳還分別經(jīng)電容C5和C6與信號放大和偏置電路(22)的兩輸入端相連，Tl的原邊繞組的中間抽頭接+12V。Amp2的正、負電源引腳分別接+12V、地，Amp2的同相輸入端與D/A轉(zhuǎn)換芯片(20)的模擬信號輸出引腳相連，Amp2的反相輸入端與電阻R2以及R3相連，電阻R3的另一腳接地，電阻R2的另一腳與Amp2的輸出端以及電阻Rl相連，電阻Rl的另一腳與Ampl的AGC控制電壓輸入引腳以及電容C3相連，電容C3的另一腳接地。本實用新型的使用方法及工作過程如下:ARM芯片(I)通過I/O輸出引腳CH0、CH1、CH2、CH3設(shè)置要采集數(shù)據(jù)的聲路，清零FPGA芯片(2)內(nèi)部RAM的順流數(shù)據(jù)存儲區(qū)和逆流數(shù)據(jù)存儲區(qū)。FPGA芯片(2)使引腳SH輸出高電平選擇該聲路上游超聲波換能器發(fā)射超聲波、下游超聲波換能器接收超聲波，通過引腳UP+、UP-、DN+、DN-產(chǎn)生發(fā)射控制信號并計時，根據(jù)這些信號CPLD芯片(19)控制模擬開關(guān)電路(17)連接該聲路下游超聲波換能器對應(yīng)的高壓保護電路至接收放大電路(18)，CPLD芯片(19)還為該聲路上游超聲波換能器的發(fā)射電路生成發(fā)射控制脈沖，當(dāng)FPGA芯片
(2)計時達到預(yù)設(shè)值時控制A/D轉(zhuǎn)換芯片(6)對經(jīng)過信號調(diào)理電路(5)后的信號進行采樣，讀入采樣數(shù)據(jù)并和順流數(shù)據(jù)存儲區(qū)的數(shù)據(jù)相加再把累加和存入此存儲區(qū)，延遲一段時間，F(xiàn)PGA芯片(2)使引腳SH輸出低電平選擇該聲路下游超聲波換能器發(fā)射超聲波、上游超聲波換能器接收超聲波，產(chǎn)生發(fā)射控制信號，計時完成后控制A/D轉(zhuǎn)換芯片(6)采集數(shù)據(jù)并和逆流數(shù)據(jù)存儲區(qū)的數(shù)據(jù)相加再把累加和存入此存儲區(qū)。重復(fù)上述過程N次，分別得到N次順流、逆流數(shù)據(jù)的累加和，ARM芯片(I)結(jié)合FPGA芯片(2)利用這些數(shù)據(jù)做計算。FPGA芯片
(2)可完成點數(shù)可調(diào)的浮點FFT、IFFT和復(fù)數(shù)數(shù)組乘法功能，在做相應(yīng)運算前ARM芯片(I)把數(shù)據(jù)存入32位RAM (3)，接下來FPGA芯片⑵掌握32位RAM (3)的控制權(quán)并進行運算，完成后ARM芯片⑴重新控制32位RAM(3)。ARM芯片⑴以FPGA芯片⑵完成的這些算法為基礎(chǔ)實現(xiàn)綜合算法求出傳播時間和時差，進一步求出該聲路的線流速。ARM芯片(I)通過I/O輸出引腳CHO、CHU CH2、CH3選擇下一聲路，按上述方法可求得下一聲路的線流速，各聲路的線流速都求出后分別乘以權(quán)系數(shù)再相加可得到流速，進而可求得流量。ARM芯片
(I)周期性的通過D/A轉(zhuǎn)換芯片(20)調(diào)整AGC電路(21)的放大倍數(shù)以穩(wěn)定被采樣的信號的幅值。ARM芯片(I)利用雙口 RAM芯片(7)與微控制器芯片(25)交換數(shù)據(jù)，微控制器芯片(25)結(jié)合鐵電存儲器(28)、實時時鐘芯片(29)、鍵盤驅(qū)動芯片(27)、液晶顯示模塊(26)實現(xiàn)數(shù)據(jù)存儲查詢以及人機交互等功能。以上公開的僅為本實用新型的具體實施例，但本實用新型并非局限于此，任何本領(lǐng)域的技術(shù)人員能思之的變化，都應(yīng)落在本實用新型的保護范圍之內(nèi)。
權(quán)利要求1.一種時差法超聲波流量計，其特征在于，這種流量計包括ARM芯片、FPGA芯片、32位RAM、發(fā)射接收系統(tǒng)電路、分別位于聲路的流路上游側(cè)和流路下游側(cè)的超聲波換能器、信號調(diào)理電路、A/D轉(zhuǎn)換芯片和雙口 RAM芯片； 其中:ARM芯片分別與FPGA芯片和雙口 RAM芯片相連，F(xiàn)PGA芯片還分別與32位RAM和A/D轉(zhuǎn)換芯片相連，ARM芯片和FPGA芯片分別與發(fā)射接收系統(tǒng)電路相連，發(fā)射接收系統(tǒng)電路分別與各超聲波換能器相連，發(fā)射接收系統(tǒng)電路還與信號調(diào)理電路相連，信號調(diào)理電路還分別與A/D轉(zhuǎn)換芯片和ARM芯片相連。
2.根據(jù)權(quán)利要求1所述的時差法超聲波流量計，其特征在于，所述的32位RAM由I片32位的RAM芯片構(gòu)成或用2 10片RAM芯片擴展構(gòu)成。
3.根據(jù)權(quán)利要求1所述的時差法超聲波流量計，其特征在于，還包括與雙口RAM芯片相連的計量數(shù)據(jù)存儲和人機交互控制電路；該計量數(shù)據(jù)存儲和人機交互控制電路包括微控制器芯片、液晶顯不|旲塊、鍵盤驅(qū)動芯片、鐵電存儲器和實時時鐘芯片； 其中:微控制器芯片分別與雙口 RAM芯片和液晶顯示模塊相連，鍵盤驅(qū)動芯片、鐵電存儲器和實時時鐘芯片均與微控制器芯片相連。
4.根據(jù)權(quán)利要求1所述的時差法超聲波流量計，其特征在于，所述的發(fā)射接收系統(tǒng)電路包括CPLD芯片、分別與各超聲波換能器相連的各發(fā)射電路、分別與各超聲波換能器相連的各高壓保護電路、模擬開關(guān)電路和接收放大電路； 其中:CPLD芯片分別與ARM芯片、FPGA芯片和模擬開關(guān)電路相連，CPLD芯片還分別與各發(fā)射電路相連，各高壓保護電路分別與模擬開關(guān)電路相連，模擬開關(guān)電路與接收放大電路相連，接收放大電路與信號調(diào)理電路相連。
5.根據(jù)權(quán)利要求1所述的時差法超聲波流量計，其特征在于，所述的信號調(diào)理電路包括D/A轉(zhuǎn)換芯片、AGC電路、信號放大和偏置電路；其中:D/A轉(zhuǎn)換芯片分別與ARM芯片和AGC電路相連，發(fā)射接收系統(tǒng)電路與AGC電路相連，AGC電路與信號放大和偏置電路相連，信號放大和偏置電路與A/D轉(zhuǎn)換芯片相連。
6.根據(jù)權(quán)利要求1-5中任一項所述的時差法超聲波流量計，其特征在于，這種流量計的聲路數(shù)范圍為1-10。
專利摘要一種時差法超聲波流量計，包括ARM芯片、FPGA芯片、RAM、發(fā)射接收系統(tǒng)電路、分別位于聲路的流路上游側(cè)和流路下游側(cè)的超聲波換能器、信號調(diào)理電路、A/D轉(zhuǎn)換芯片和雙口RAM芯片；ARM芯片分別與FPGA芯片和雙口RAM芯片相連，F(xiàn)PGA芯片分別與32位RAM和A/D轉(zhuǎn)換芯片相連，ARM芯片和FPGA芯片分別與發(fā)射接收系統(tǒng)電路相連，發(fā)射接收系統(tǒng)電路與各超聲波換能器相連，發(fā)射接收系統(tǒng)電路與信號調(diào)理電路相連，信號調(diào)理電路分別與A/D轉(zhuǎn)換芯片和ARM芯片相連。這種流量計利用ARM芯片和FPGA芯片實現(xiàn)了高效的數(shù)據(jù)采集控制和先進的流量算法，接收信號被利用到的信息量大，計量精度高，抗干擾能力強，實時性好。
文檔編號G01F1/66GK203053499SQ201320064490
公開日2013年7月10日 申請日期2013年2月5日 優(yōu)先權(quán)日2013年2月5日
發(fā)明者劉健, 李思穎 申請人:劉健