基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置及測(cè)試方法
【專利摘要】本發(fā)明提供一種基于Credence?KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置及測(cè)試方法，裝置包括：384個(gè)芯片，平均分成64子組芯片，每一芯片具有電源接口、地接口、時(shí)鐘接口和IO接口各一個(gè)；內(nèi)置于每一芯片中的一內(nèi)建自測(cè)試模塊中均具有多種自測(cè)試圖形，且每一芯片的各接口均與內(nèi)置的內(nèi)建自測(cè)試模塊相連；一KalosI存儲(chǔ)器測(cè)試平臺(tái)具有16塊測(cè)試主板，每一測(cè)試主板具有48個(gè)測(cè)試通道和4個(gè)電源通道；每一電源通道分別與一子組芯片中的每一電源接口相連，每一測(cè)試通道分別依次與一芯片的時(shí)鐘接口或IO接口相連，每一芯片中的地接口均與地相連，以使KalosI存儲(chǔ)器測(cè)試平臺(tái)可以實(shí)現(xiàn)384個(gè)芯片的并行測(cè)試。
【專利說明】基于Credence Kalosl存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置及測(cè)試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體測(cè)試【技術(shù)領(lǐng)域】,尤其涉及一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置及測(cè)試方法。
【背景技術(shù)】
[0002]目前，一種基于科利登(Credence)公司生產(chǎn)的KalosI存儲(chǔ)器測(cè)試平臺(tái)雖具有768(16X48)個(gè)測(cè)試端，但是卻只能執(zhí)行64/128/256個(gè)芯片的并行測(cè)試，而無法執(zhí)行更多芯片的并行處理，導(dǎo)致所述的KalosI存儲(chǔ)器測(cè)試平臺(tái)的測(cè)試端存在閑置的問題，無法進(jìn)一步提高測(cè)試芯片的數(shù)目，延長(zhǎng)了測(cè)試時(shí)間，并增加了測(cè)試費(fèi)用。
【發(fā)明內(nèi)容】
[0003]本發(fā)明的目的是提供一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置及相應(yīng)的測(cè)試方法，以使基于科利登公司生產(chǎn)的KalosI存儲(chǔ)器測(cè)試平臺(tái)可以實(shí)現(xiàn)384個(gè)芯片的并行測(cè)試。
[0004]為解決上述問題，本發(fā)明提供了一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置，包括:
[0005]384個(gè)芯片，平均分成64子組芯片，每一所述芯片具有一電源接口、一地接口、一時(shí)鐘接口和一 IO接口；
[0006]384個(gè)內(nèi)建自測(cè)試模塊，每一所述內(nèi)建自測(cè)試模塊中具有多種自測(cè)試圖形,每一所述芯片中內(nèi)置一所述內(nèi)建自測(cè)試模塊，且每一所述芯片的電源接口、地接口、時(shí)鐘接口和IO接口與內(nèi)置的內(nèi)建自測(cè)試模塊相連；
[0007]一 KalosI存儲(chǔ)器測(cè)試平臺(tái)，所述KalosI存儲(chǔ)器測(cè)試平臺(tái)具有16塊測(cè)試主板，每一所述測(cè)試主板具有48個(gè)測(cè)試通道和4個(gè)電源通道；
[0008]其中，每一所述電源通道分別與一所述的子組芯片中的每一電源接口相連，每一所述測(cè)試通道分別依次與一所述芯片的時(shí)鐘接口或IO接口相連，每一所述芯片中的地接口均與地相連。
[0009]進(jìn)一步的，每一所述芯片內(nèi)置的內(nèi)建自測(cè)試模塊執(zhí)行一所述自測(cè)試圖形后，每一所述芯片的IO接口輸出內(nèi)置的內(nèi)建自測(cè)試模塊中的自測(cè)試圖形的測(cè)試結(jié)果。
[0010]進(jìn)一步的，每一所述芯片的IO接口輸出的自測(cè)試圖形的測(cè)試結(jié)果為模擬量或數(shù)字信號(hào)的輸入/輸出狀態(tài)。
[0011]進(jìn)一步的，所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
[0012]進(jìn)一步的，所述的并行測(cè)試裝置還包括:每一所述芯片或部分所述芯片具有冗余扇區(qū)，具有所述冗余扇區(qū)的每一芯片中的內(nèi)建自測(cè)試模塊還用于自動(dòng)判斷并記錄失效點(diǎn)的數(shù)量和地址。
[0013]進(jìn)一步的，每一所述芯片包括四個(gè)探針墊，每一所述芯片中的電源接口、地接口、IO接口和時(shí)鐘接口分別連接一所述探針墊。
[0014]為了達(dá)到本發(fā)明的另一方面，還提供一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置的測(cè)試方法，包括如下步驟:
[0015]提供一種如權(quán)利要求1所述的基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試
裝置；
[0016]每一所述芯片的電源接口、地接口、時(shí)鐘接口和IO接口分別接收設(shè)備電源、地電壓、時(shí)鐘信號(hào)和控制信號(hào)，以啟動(dòng)每一所述芯片；
[0017]每一所述芯片內(nèi)置的內(nèi)建自測(cè)試模塊執(zhí)行一所述自測(cè)試圖形后，每一所述芯片的IO接口輸出內(nèi)置的內(nèi)建自測(cè)試模塊中的自測(cè)試圖形的測(cè)試結(jié)果；
[0018]所述KalosI存儲(chǔ)器測(cè)試平臺(tái)將接收到的測(cè)試結(jié)果與預(yù)設(shè)的測(cè)試結(jié)果相比，以確定不能正常工作的芯片。
[0019]進(jìn)一步的，每一所述芯片的IO接口輸出的自測(cè)試圖形的測(cè)試結(jié)果為模擬量或數(shù)字信號(hào)的輸入/輸出狀態(tài)。
[0020]進(jìn)一步的，所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
[0021]進(jìn)一步的，所述的并行測(cè)試裝置的測(cè)試方法還包括:每一所述芯片或部分所述芯片具有冗余扇區(qū)時(shí)，具有冗余扇區(qū)的每一芯片中的內(nèi)建自測(cè)試模塊根據(jù)自動(dòng)判斷并記錄失效點(diǎn)的數(shù)量和地址做冗余修補(bǔ)。
[0022]進(jìn)一步的，所述并行測(cè)試裝置的測(cè)試方法還包括:每一所述芯片包括四個(gè)探針墊，每一所述芯片中的電源接口、地接口、時(shí)鐘接口和IO接口分別連接一所述探針墊，通過所述的探針墊對(duì)并行測(cè)試裝置進(jìn)行封裝測(cè)試。
[0023]由上述技術(shù)方案可見，本發(fā)明公開了一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置及測(cè)試方法，所述基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置包括:384個(gè)芯片，平均分成64子組芯片，每一所述芯片具有一電源接口、一地接口、一時(shí)鐘接口和一 IO接口 ；384個(gè)內(nèi)建自測(cè)試模塊，每一所述內(nèi)建自測(cè)試模塊中具有多種自測(cè)試圖形，每一所述芯片中內(nèi)置一所述內(nèi)建自測(cè)試模塊，且每一所述芯片的電源接口、地接口、時(shí)鐘接口和IO接口與內(nèi)置的內(nèi)建自測(cè)試模塊相連；一KalosI存儲(chǔ)器測(cè)試平臺(tái)，所述KalosI存儲(chǔ)器測(cè)試平臺(tái)具有16塊測(cè)試主板，每一所述測(cè)試主板具有48個(gè)測(cè)試通道和4個(gè)電源通道；其中，每一所述電源通道分別與一所述的子組芯片中的每一電源接口相連，每一所述測(cè)試通道分別依次與一所述芯片的時(shí)鐘接口或IO接口相連，每一所述芯片中的地接口均與地相連，由于每一所述內(nèi)建自測(cè)試模塊MBIST僅需通過時(shí)鐘接口和IO接口測(cè)試一芯片，KalosI存儲(chǔ)器測(cè)試平臺(tái)的768個(gè)測(cè)試通道與對(duì)應(yīng)的384個(gè)芯片連接后，KalosI存儲(chǔ)器測(cè)試平臺(tái)即可并行測(cè)試384個(gè)芯片而同時(shí)獲得工作正常與否的芯片的地址，從而提高了測(cè)試芯片的數(shù)目，減少了測(cè)試時(shí)間，降低了測(cè)試費(fèi)用。
[0024]此外，在本發(fā)明的基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置中，所述KalosI存儲(chǔ)器測(cè)試平臺(tái)將接收到的測(cè)試結(jié)果與預(yù)設(shè)的測(cè)試結(jié)果相比，當(dāng)芯片工作不正常時(shí)，由于所述內(nèi)建自測(cè)試模塊可以自動(dòng)判斷并且記錄失效點(diǎn)的數(shù)量和地址，如果失效點(diǎn)小于冗余的扇區(qū)(sector)數(shù)量，則具有冗余扇區(qū)的芯片可以自動(dòng)輸出冗余扇區(qū)的地址，以便后期可以做冗余修補(bǔ)。
[0025]另外，本發(fā)明的基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置中，每一所述芯片中的電源接口、地接口和時(shí)鐘接口、IO接口分別連接一探針墊，因此每一所述芯片均只通過四個(gè)探針墊進(jìn)行封裝即可測(cè)試，由于每一所述芯片的封裝引腳數(shù)目減少，當(dāng)進(jìn)行封裝測(cè)試時(shí)，可減少由于封裝引腳多所帶來的封裝測(cè)試損傷的風(fēng)險(xiǎn)。
【專利附圖】
【附圖說明】
[0026]圖1為本發(fā)明一實(shí)施例中的基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置的框架示意圖；
[0027]圖2為圖1中的基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置中的一個(gè)測(cè)試主板所連接的芯片的結(jié)構(gòu)示意圖；
[0028]圖3為本發(fā)明一實(shí)施例中的基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置的測(cè)試方法的流程示意圖。
【具體實(shí)施方式】
[0029]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做詳細(xì)的說明。[0030]在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實(shí)施的限制。
[0031]以圖3所示的流程示意圖為例，結(jié)合圖1和圖2，對(duì)本發(fā)明提供的一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置的測(cè)試方法進(jìn)行詳細(xì)描述。所述基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置的測(cè)試方法包括如下步驟:
[0032]在步驟I中，參見圖1,提供一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置100，所述并行測(cè)試裝置包括384個(gè)芯片、384個(gè)存儲(chǔ)器內(nèi)建自測(cè)試系統(tǒng)MBIST(Memory Built In Self Test)以及一 KalosI存儲(chǔ)器測(cè)試平臺(tái)。具體分析如下:
[0033]所述的384個(gè)芯片平均分成64子組芯片，分別以Gl、G2、G3、……、G63、G64表示，所述的每一子組芯片中分別具有6個(gè)芯片，分別為芯片I至芯片6，每一所述芯片具有一電源接口、一地接口、一時(shí)鐘接口和一 IO接口。
[0034]為了實(shí)現(xiàn)僅用兩個(gè)測(cè)試通道測(cè)試一芯片，本發(fā)明提供了一種所述的內(nèi)建自測(cè)試模塊MBIST:每一所述內(nèi)建自測(cè)試模塊MBIST內(nèi)置于一所述芯片中，每一所述內(nèi)建自測(cè)試模塊MBIST中具有多種自測(cè)試圖形，所述的自測(cè)試圖形用于對(duì)芯片進(jìn)行測(cè)試，例如所述的自測(cè)試圖形可以為自動(dòng)寫入棋盤格或自動(dòng)判斷棋盤格或其他棋盤格類型等，在本實(shí)施例中所列舉的棋盤格，僅用于說明但不限于棋盤格類型，每一所述芯片的電源接口、地接口、時(shí)鐘接口和IO接口與內(nèi)置的內(nèi)建自測(cè)試模塊MBIST連接，每一所述內(nèi)建自測(cè)試模塊MBIST可調(diào)用一所述的自測(cè)試圖形后并執(zhí)行，所執(zhí)行的自測(cè)試圖形的測(cè)試結(jié)果通過與其連接的IO接口輸出。
[0035]其中，每一所述IO接口為特殊的IO輸入輸出接口，所述特殊的IO接口需要實(shí)現(xiàn)數(shù)字信號(hào)的輸入和輸出，電壓的輸入和輸出(電壓范圍需要從OV~13.5V),電流的輸入和輸出，具體而言，每一所述內(nèi)建自測(cè)試模塊可以控制特殊的IO接口是數(shù)字信號(hào)輸入狀態(tài)，數(shù)字信號(hào)輸出狀態(tài)，模擬低電壓(OV~5V)輸入狀態(tài)，模擬低電壓(OV~5V)輸出狀態(tài)，模擬高電壓(5V?13.5V)輸入狀態(tài)，模擬高電壓(5V?13.5V)輸出狀態(tài)，模擬電流輸入狀態(tài)還是模擬電流輸出狀態(tài)，可見，每一所述芯片的IO接口輸出的自測(cè)試圖形的測(cè)試結(jié)果可為模擬量或數(shù)字信號(hào)的輸入/輸出狀態(tài)。
[0036]所述KalosI存儲(chǔ)器測(cè)試平臺(tái)具有16塊測(cè)試主板，所述的16塊測(cè)試主板分別為
Testl、Test2、Test3、......、Testl5、Testl6，每一所述測(cè)試主板具有48個(gè)測(cè)試通道和4個(gè)
電源通道。
[0037]以每4個(gè)子組芯片為單位，將所述的64子組芯片又分為16個(gè)大組，現(xiàn)以所述的4個(gè)子組芯片G1、G2、G3和G4作為一個(gè)大組而所對(duì)應(yīng)的所述測(cè)試主板Testl為例進(jìn)行說明，參見圖2，在所述4個(gè)子組芯片Gl、G2、G3和G4形成的大組中，每一芯片的時(shí)鐘接口或IO接口與所述測(cè)試主板Testl上的一所述測(cè)試通道相連。在本發(fā)明的最佳實(shí)施例中，在此所述大組中的每一芯片的時(shí)鐘接口或IO接口與所述測(cè)試主板Testl上的測(cè)試通道為順次相連，但在本實(shí)施例中，僅用于說明但不限于連接順序。此外，在本發(fā)明的最佳實(shí)施例中，在此所述大組中的每一芯片的時(shí)鐘接口可接不同的時(shí)鐘信號(hào)CLK，以避免時(shí)鐘信號(hào)延遲導(dǎo)致的干擾。
[0038]然后，所述大組中的4個(gè)子組芯片中，Gl子組芯片中的所有芯片的電源接口、G2子組芯片中的所有芯片的電源接口、G3子組芯片中的所有芯片的電源接口和G4子組芯片中的所有芯片的電源接口，分別與所述測(cè)試主板Testl上的一所述電源通道連接，每一所述電源通道作為與其連接的子組芯片的設(shè)備電源DPS (Device Power Supply, DSP),即分別為DPS1、DPS2、DPS3和DPS4，通過所述設(shè)備電源DPS解決芯片因瞬間斷電引發(fā)的不工作問題，每一所述芯片中的地接口均與地GND相連。
[0039]在步驟2中，每一所述芯片通過各自的電源接口、地接口、時(shí)鐘接口和IO接口，分別接收到設(shè)備電源、地電壓、時(shí)鐘信號(hào)CLK和控制信號(hào)后啟動(dòng)。
[0040]在步驟3中，每一所述芯片內(nèi)置的內(nèi)建自測(cè)試模塊在各自的時(shí)鐘信號(hào)CLK的控制下調(diào)用一相同或不同的自測(cè)試圖形時(shí)，在所述KalosI存儲(chǔ)器測(cè)試平臺(tái)中，與每一所述IO接口連接的測(cè)試通道中均具有一預(yù)設(shè)的測(cè)試結(jié)果，所述預(yù)設(shè)的測(cè)試結(jié)果為與其連接的IO接口對(duì)應(yīng)的芯片所調(diào)用的自測(cè)試圖形的理論輸出結(jié)果。之后，每一所述芯片內(nèi)置的內(nèi)建自測(cè)試模塊在各自的時(shí)鐘信號(hào)CLK的控制下，執(zhí)行其調(diào)用的自測(cè)試圖形后并輸出測(cè)試結(jié)果。
[0041]在步驟4中，所述KalosI存儲(chǔ)器測(cè)試平臺(tái)將接收到的測(cè)試結(jié)果與預(yù)設(shè)的測(cè)試結(jié)果相比，如相同時(shí)，表示內(nèi)置于芯片中的自測(cè)試圖形的測(cè)試結(jié)果為通過，則與所述KalosI存儲(chǔ)器測(cè)試平臺(tái)中預(yù)設(shè)的測(cè)試結(jié)果相同的測(cè)試通道所連接的芯片工作正常，如不同時(shí)，表示內(nèi)置于芯片中的自測(cè)試圖形的測(cè)試結(jié)果為失效，就可自動(dòng)判斷與所述KalosI存儲(chǔ)器測(cè)試平臺(tái)中預(yù)設(shè)的測(cè)試結(jié)果不同的測(cè)試通道所連接的芯片工作不正常。
[0042]由于每一所述內(nèi)建自測(cè)試模塊MBIST僅需通過時(shí)鐘接口和IO接口測(cè)試一芯片，KalosI存儲(chǔ)器測(cè)試平臺(tái)的768個(gè)測(cè)試通道與對(duì)應(yīng)的384個(gè)芯片連接后，KalosI存儲(chǔ)器測(cè)試平臺(tái)即可并行測(cè)試384個(gè)芯片而同時(shí)獲得工作正常與否的芯片的地址，從而提高了測(cè)試芯片的數(shù)目，減少了測(cè)試時(shí)間，降低了測(cè)試費(fèi)用。
[0043]進(jìn)一步的，每一所述芯片或部分所述芯片中具有冗余扇區(qū)時(shí)，當(dāng)芯片工作不正常時(shí)，由于所述內(nèi)建自測(cè)試模塊可以自動(dòng)判斷并且記錄失效點(diǎn)的數(shù)量和地址，如果失效點(diǎn)小于冗余的扇區(qū)(sector)數(shù)量，則具有冗余扇區(qū)的芯片可以自動(dòng)輸出冗余扇區(qū)的地址，以便后期可以做冗余修補(bǔ)。
[0044]另外，本發(fā)明的并行測(cè)試裝置的測(cè)試方法中，每一所述芯片中的電源接口、地接口、時(shí)鐘接口和IO接口分別連接一探針墊(PIN)，因此每一所述芯片均只通過四個(gè)探針墊進(jìn)行封裝即可測(cè)試，由于每一所述芯片的封裝引腳數(shù)目減少，當(dāng)進(jìn)行封裝測(cè)試時(shí)，可減少由于封裝引腳多所帶來的封裝測(cè)試損傷的風(fēng)險(xiǎn)。
[0045]本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定權(quán)利要求，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動(dòng)和修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置，其特征在于，包括: 384個(gè)芯片，平均分成64子組芯片，每一所述芯片具有一電源接口、一地接口、一時(shí)鐘接口和一 IO接口 ； 384個(gè)內(nèi)建自測(cè)試模塊，每一所述內(nèi)建自測(cè)試模塊中具有多種自測(cè)試圖形,每一所述芯片中內(nèi)置一所述內(nèi)建自測(cè)試模塊，且每一所述芯片的電源接口、地接口、時(shí)鐘接口和IO接口與內(nèi)置的內(nèi)建自測(cè)試模塊相連； 一 KalosI存儲(chǔ)器測(cè)試平臺(tái)，所述KalosI存儲(chǔ)器測(cè)試平臺(tái)具有16塊測(cè)試主板，每一所述測(cè)試主板具有48個(gè)測(cè)試通道和4個(gè)電源通道； 其中，每一所述電源通道分別與一所述的子組芯片中的每一電源接口相連，每一所述測(cè)試通道分別依次與一所述芯片的時(shí)鐘接口或IO接口相連，每一所述芯片中的地接口均與地相連。
2.如權(quán)利要求1所述的并行測(cè)試裝置，其特征在于:每一所述芯片內(nèi)置的內(nèi)建自測(cè)試模塊執(zhí)行一所述自測(cè)試圖形后，每一所述芯片的IO接口輸出內(nèi)置的內(nèi)建自測(cè)試模塊中的自測(cè)試圖形的測(cè)試結(jié)果。
3.如權(quán)利要求2所述的并行測(cè)試裝置，其特征在于:每一所述芯片的IO接口輸出的自測(cè)試圖形的測(cè)試結(jié)果為模擬量或數(shù)字信號(hào)的輸入/輸出狀態(tài)。
4.如權(quán)利要求3所述的并行測(cè)試裝置，其特征在于:所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
5.如權(quán)利要求1所述的并行測(cè)試裝置，`其特征在于，還包括:每一所述芯片或部分所述芯片具有冗余扇區(qū)，具有所述冗余扇區(qū)的每一芯片中的內(nèi)建自測(cè)試模塊還用于自動(dòng)判斷并記錄失效點(diǎn)的數(shù)量和地址。
6.如權(quán)利要求1所述的并行測(cè)試裝置，其特征在于:每一所述芯片包括四個(gè)探針墊，每一所述芯片中的電源接口、地接口、IO接口和時(shí)鐘接口分別連接一所述探針墊。
7.一種基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置的測(cè)試方法，其特征在于，包括如下步驟: 提供一種如權(quán)利要求1所述的基于Credence KalosI存儲(chǔ)器測(cè)試平臺(tái)的并行測(cè)試裝置； 每一所述芯片的電源接口、地接口、時(shí)鐘接口和IO接口分別接收設(shè)備電源、地電壓、時(shí)鐘信號(hào)和控制信號(hào)，以啟動(dòng)每一所述芯片； 每一所述芯片內(nèi)置的內(nèi)建自測(cè)試模塊執(zhí)行一所述自測(cè)試圖形后，每一所述芯片的IO接口輸出內(nèi)置的內(nèi)建自測(cè)試模塊中的自測(cè)試圖形的測(cè)試結(jié)果； 所述KalosI存儲(chǔ)器測(cè)試平臺(tái)將接收到的測(cè)試結(jié)果與預(yù)設(shè)的測(cè)試結(jié)果相比，以確定不能正常工作的芯片。
8.如權(quán)利要求7所述的并行測(cè)試裝置的測(cè)試方法，其特征在于:每一所述芯片的IO接口輸出的自測(cè)試圖形的測(cè)試結(jié)果為模擬量或數(shù)字信號(hào)的輸入/輸出狀態(tài)。
9.如權(quán)利要求8所述的并行測(cè)試裝置的測(cè)試方法，其特征在于:所述模擬量為模擬低電壓、模擬高電壓或模擬電流中的一種。
10.如權(quán)利要求7所述的并行測(cè)試裝置的測(cè)試方法，其特征在于，還包括:每一所芯片或部分所述芯片具有冗余扇區(qū)時(shí)，具有冗余扇區(qū)的每一芯片中的內(nèi)建自測(cè)試模塊根據(jù)自動(dòng)判斷并記錄失效點(diǎn)的數(shù)量和地址做冗余修補(bǔ)。
11.如權(quán)利要求7所述的并行測(cè)試裝置的測(cè)試方法，其特征在于，還包括:每一所述芯片包括四個(gè)探針墊，每一所述芯片中的電源接口、地接口、時(shí)鐘接口和IO接口分別連接一所述探針墊，通過所述的探針墊對(duì)并行測(cè)試裝置進(jìn)行封裝測(cè)試。
【文檔編號(hào)】G01R31/28GK103744012SQ201410010405
【公開日】2014年4月23日 申請(qǐng)日期:2014年1月9日 優(yōu)先權(quán)日:2014年1月9日
【發(fā)明者】錢亮 申請(qǐng)人:上海華虹宏力半導(dǎo)體制造有限公司