半導(dǎo)體器件和半導(dǎo)體器件的操作方法
【專利摘要】一種半導(dǎo)體器件包括：多個(gè)層疊的芯片；參考穿硅通孔TSV組，穿通多個(gè)層疊的芯片；多個(gè)穿硅通孔，穿通多個(gè)層疊的芯片；參考延遲信息發(fā)生單元，適用于產(chǎn)生表示參考TSV組的延遲量的參考延遲信息；以及判定單元，適用于通過比較第一測試信號(hào)與多個(gè)第二測試信號(hào)中的每個(gè)來判定多個(gè)TSV的異常，其中，第一測試信號(hào)是被延遲與參考延遲信息相對應(yīng)的延遲量的初始測試信號(hào)，以及其中，多個(gè)第二測試信號(hào)中的每個(gè)是被多個(gè)TSV中相對應(yīng)的TSV延遲的初始測試信號(hào)。
【專利說明】半導(dǎo)體器件和半導(dǎo)體器件的操作方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2013年8月30日提交的申請?zhí)枮?0-2013-0103965的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明的示例性實(shí)施例涉及一種經(jīng)由AC信號(hào)傳輸特性來判定穿硅通孔(TSV)的異常的半導(dǎo)體器件、和半導(dǎo)體器件的操作方法。
【背景技術(shù)】
[0004]近來，對高速、高密度以及低功耗的半導(dǎo)體存儲(chǔ)器不斷有需求。為了滿足這個(gè)需求，需要在有限的封裝空間內(nèi)實(shí)現(xiàn)速度提高、密度增大以及功耗降低。本著這個(gè)需求，已經(jīng)經(jīng)由等比縮小以減小半導(dǎo)體存儲(chǔ)器的臨界尺寸來改善半導(dǎo)體存儲(chǔ)器的集成度。然而，近來，等比縮小已經(jīng)達(dá)到減小臨界尺寸的極限。作為針對該極限的一種解決方案，積極地研究了層疊封裝技術(shù)。這種3維封裝層疊技術(shù)可以改善有限空間內(nèi)的集成度，因?yàn)閮蓚€(gè)或多個(gè)芯片或裸片被垂直地層疊在小的面積中。
[0005]圖1是說明根據(jù)現(xiàn)有技術(shù)的TSV的示意性截面圖。
[0006]圖1 (A)示出半導(dǎo)體芯片的正常形成的TSV。參見圖1 (A)，穿通晶片層的路徑形成，并且由金屬性材料組成的金屬層形成在路徑中。由例如氧化物組成的絕緣層形成在TSV上，以將金屬層和晶片層彼此絕緣。
[0007]圖1 (B)和圖1 (C)示出異常形成的TSV。金屬層非正常地形成在由絕緣層包圍的路徑中。根據(jù)用于產(chǎn)生TSV的工藝條件的意外變化，在形成金屬層的工藝中金屬層可能不完全地形成。即，如圖1(B)中所示，開放型間隙形成在金屬層與金屬電極耦接的界面處。在圖1 (B)的這種情況下，TSV不能傳送信號(hào)，因?yàn)殡姌O之間未形成電流路徑。如圖1 (C)中所示，空穴型間隙形成在金屬層中。在圖1 (C)的這種情況下，可以在電極之間形成電流路徑，但是電流路徑具有由空穴型間隙引起的高電阻。結(jié)果，TSV不能穩(wěn)定地傳送信號(hào)。
[0008]圖2是說明根據(jù)現(xiàn)有技術(shù)在多個(gè)層疊的芯片中的TSV的示意性截面圖。
[0009]參見圖2，形成有相應(yīng)的TSV的第一芯片120和第二芯片140耦接。與TSV電耦接的凸塊形成在每個(gè)TSV的兩個(gè)端部。
[0010]圖2 (A)和圖2 (B)示出異常形成的凸塊，這是工藝錯(cuò)誤。如圖2 (A)中所示，與第二芯片140的TSV耦接的凸塊未與耦接第一芯片120的TSV的凸塊對準(zhǔn)。如圖2 (B)中所示，凸塊未形成在第二芯片140的TSV處。結(jié)果，參見圖2 (A)和圖2 (B)，與第一芯片120的TSV和第二芯片140的TSV耦接的凸塊未電耦接，或者即使它們電耦接也會(huì)具有高電阻。因此，信號(hào)不能正常地通信，因?yàn)門SV的AC信號(hào)傳輸特性被大大地破壞。
[0011 ] 出于這個(gè)原因，可能期望的是封裝層疊芯片之后判定TSV的AC信號(hào)傳輸特性的異常。這是因?yàn)楸M管TSV的直流(DC)信號(hào)傳輸特性正常，但在TSV的AC信號(hào)傳輸特定被破壞時(shí)，芯片也會(huì)不正常地操作。為了滿足此需要，需要一種用于在封裝層疊的芯片之后判定TSV的AC信號(hào)傳輸特性的異常的電路。
【發(fā)明內(nèi)容】
[0012]本發(fā)明的示例性實(shí)施例涉及一種用于在封裝多個(gè)芯片的層疊封裝體之后，判定TSV的異常的半導(dǎo)體器件。
[0013]根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種半導(dǎo)體器件可以包括:多個(gè)層疊的芯片；參考穿硅通孔(TSV)組，穿通多個(gè)層疊的芯片；多個(gè)TSV，穿通多個(gè)層疊的芯片；參考延遲信息發(fā)生單元，適用于產(chǎn)生表示參考TSV組的延遲量的參考延遲信息；以及判定單元，適用于通過比較第一測試信號(hào)與多個(gè)第二測試信號(hào)中的每個(gè)來判定多個(gè)TSV的異常，其中，第一測試信號(hào)是被延遲與參考延遲信息相對應(yīng)的延遲量的初始測試信號(hào)，并且其中，多個(gè)第二測試信號(hào)中的每個(gè)是被多個(gè)TSV中相對應(yīng)的TSV延遲的初始測試信號(hào)。
[0014]根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種半導(dǎo)體器件的操作方法，所述半導(dǎo)體器件包括多個(gè)層疊的芯片、穿通多個(gè)層疊的芯片的參考穿硅通孔(TSV)組、以及穿過多個(gè)層疊的芯片的多個(gè)TSV，所述操作方法包括以下步驟:產(chǎn)生表示參考TSV組的延遲量的參考延遲信息，以及通過比較第一測試信號(hào)與多個(gè)第二測試信號(hào)中的每個(gè)來判定多個(gè)TSV的異常，其中，第一測試信號(hào)是被延遲與參考延遲信息相對應(yīng)的延遲量的初始測試信號(hào)，以及其中，多個(gè)第二測試信號(hào)中的每個(gè)是被多個(gè)TSV中相對應(yīng)的TSV延遲的初始測試信號(hào)。
【專利附圖】
【附圖說明】
[0015]圖1是說明根據(jù)現(xiàn)有技術(shù)的TSV的示意性截面圖。
[0016]圖2是說明根據(jù)現(xiàn)有技術(shù)的多個(gè)層疊的芯片中的TSV的示意性截面圖。
[0017]圖3是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件的框圖。
[0018]圖4是說明圖3中所示的半導(dǎo)體器件的詳細(xì)框圖。
[0019]圖5A和圖5B是說明圖3中所示的半導(dǎo)體器件的操作的時(shí)序圖。
[0020]圖6是說明圖4中所示的半導(dǎo)體器件的可變延遲單元的電路圖。
[0021]圖7是說明圖4中所示的半導(dǎo)體器件的碼發(fā)生單元的電路圖。
[0022]圖8是說明圖4中所示的半導(dǎo)體器件的有效信號(hào)輸出單元的電路圖。
【具體實(shí)施方式】
[0023]下面將參照附圖詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的方式實(shí)施，而不應(yīng)解釋為局限于本文所列的實(shí)施例。確切地說，提供這些實(shí)施例使得本公開充分與完整，并向本領(lǐng)域技術(shù)人員充分地傳達(dá)本發(fā)明的范圍。在本公開中，附圖標(biāo)記直接對應(yīng)于在本發(fā)明的不同附圖和實(shí)施例中相同編號(hào)的部分。也應(yīng)當(dāng)注意的是，在本說明書中，“連接/耦接”不僅表示一個(gè)部件與另一個(gè)部件直接耦接，還表示一個(gè)部件經(jīng)由中間部件與另一個(gè)部件間接耦接。另外，只要未在句子中特意提及，單數(shù)形式可以包括復(fù)數(shù)形式。
[0024]圖3是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件的框圖。
[0025]參見圖3，半導(dǎo)體器件1000可以包括:參考TSV組100、多個(gè)TSV200、參考延遲信息發(fā)生單元300以及判定單元400。
[0026]參考TSV組100和多個(gè)TSV200可以彼此耦接，并且穿透多個(gè)層疊的芯片(未示出)。參考TSV組100可以包括第一參考TSV至第三參考TSV Ref_TSVURef_TSV2和Ref_TSV3。
[0027]測試時(shí)鐘信號(hào)TCLK可以經(jīng)由2個(gè)路徑輸入至參考延遲信息發(fā)生單元300。測試時(shí)鐘信號(hào)TCLK可以穿通第一參考TSV Ref_TSVl和第二參考TSV Ref_TSVl并且作為第一延遲信號(hào)R_1被輸入至參考延遲信息發(fā)生單元300。此外，測試時(shí)鐘信號(hào)TCLK可以被直接輸入至參考延遲信息發(fā)生單元300。
[0028]初始測試信號(hào)TPULSE可以經(jīng)由各種路徑被輸入至判定單元400。初始測試信號(hào)TPULSE可以被直接輸入至判定單元400。另外，初始測試信號(hào)TPULSE可以穿通第三參考TSV Ref_TSV3和多個(gè)TSV200中的每個(gè)并且作為多個(gè)第二測試信號(hào)乙〗^…〉被輸入至判定單元400。
[0029]例如，第一參考TSV至第三參考TSV Ref_TSVl、Ref_TSV2和Ref_TSV3可以具有相同的延遲量。因?yàn)槌酸槍φSV200的現(xiàn)存孔之外還形成針對參考TSV組100 —個(gè)或多個(gè)孔，所以可以保證用于參考TSV組100的測試的安全。
[0030]參考延遲信息發(fā)生單元300可以:接收測試時(shí)鐘信號(hào)TCLK和第一延遲信號(hào)R_1所述第一延遲信號(hào)R_1是被第一參考TSV Ref_TSVl和第二參考TSV Ref_TSV2延遲的測試時(shí)鐘信號(hào)TCLK的延遲版本；基于接收的測試時(shí)鐘信號(hào)TCLK和接收的第一延遲信號(hào)R_1來測量測試時(shí)鐘信號(hào)TCLK穿通第一參考TSV Ref_TSVl和第二參考TSVRef_TSV2所花費(fèi)的延遲量；以及基于測量來產(chǎn)生參考延遲信息Τ〈0:Ν>。參考延遲信息Τ〈0:Ν>可以表示用于對多個(gè)TSV200異常測試的參考延遲量。
[0031]判定單元400可以接收初始測試信號(hào)TPULSE、從參考延遲信息發(fā)生單元300輸出的參考延遲信息τ〈0:N〉、以及多個(gè)第二測試信號(hào)Τ_2〈0:N〉，每個(gè)第二測試信號(hào)Τ_2〈0:N〉是的分別被第三參考TSV Ref_TSV3與多個(gè)TSV200的每個(gè)延遲的初始測試信號(hào)TPULSE的延遲版本。
[0032]判定單元400可以比較第一測試信號(hào)T_1與多個(gè)第二測試信號(hào)T_2〈0:N>中的每個(gè)。第一測試信號(hào)τ_1可以是被延遲與參考延遲信息Τ〈0:Ν>相對應(yīng)的延遲量的初始測試信號(hào)TPULSE的延遲版本。初始測試信號(hào)TPULSE可以是脈沖信號(hào)。
[0033]因此，判定單元400可以經(jīng)由第一測試信號(hào)乙1與多個(gè)TSV200的每個(gè)之間的比較結(jié)果來判定多個(gè)TSV200中的每個(gè)的異常。
[0034]以下將更詳細(xì)地描述根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件。
[0035]圖4是說明圖3中所示的半導(dǎo)體器件的詳細(xì)電路圖。
[0036]參見圖4，半導(dǎo)體器件1000可以包括:參考TSV組100、多個(gè)TSV200、參考延遲信息發(fā)生單元300、判定單元400、供電單元500以及復(fù)制延遲單元600。
[0037]如上所述，參考TSV組100和多個(gè)TSV200可以彼此耦接，并且穿透多個(gè)層疊的芯片(未示出)。參考TSV組100可以包括第一參考TSV至第三參考TSV Ref_TSVl、Ref_TSV2和Ref_TSV3。第一參考TSV至第三參考TSV Ref_TSVl、Ref_TSV2和Ref_TSV3可以具有相同的延遲量。測試時(shí)鐘信號(hào)TCLK可以經(jīng)由2個(gè)路徑被輸入至參考延遲信息發(fā)生單元300。測試時(shí)鐘信號(hào)TCLK可以穿通第一參考TSV Ref_TSVl和第二參考TSV Ref_TSV2并且被作為第一延遲信號(hào)R_1輸入至參考延遲信息發(fā)生單元300。此外，測試時(shí)鐘信號(hào)TCLK可以被直接輸入至參考延遲信息發(fā)生單元300。
[0038]初始測試信號(hào)TPULSE可以經(jīng)由各種路徑被輸入至判定單元400。初始測試信號(hào)TPULSE可以被直接輸入至判定單元400。另外，初始測試信號(hào)TPULSE可以穿通第三參考TSV Ref_TSV3和多個(gè)TSV200中的每個(gè)，并且作為多個(gè)第二測試信號(hào)T_2〈0:N>被輸入至判定單元400。
[0039]第二參考TSV Ref_TSV2的輸出端子可以與響應(yīng)于測試復(fù)位信號(hào)TRESET的NMOS晶體管的漏極耦接。NMOS晶體管經(jīng)由其柵極接收測試復(fù)位信號(hào)TRESET，并且將第一延遲信號(hào)R_1復(fù)位至第一電壓,例如接地電壓VSS。
[0040]參考延遲信息發(fā)生單元300可以包括:可變延遲單元310、碼發(fā)生單元330以及相位比較單元350。參考延遲信息發(fā)生單元300可以:接收測試時(shí)鐘信號(hào)TCLK和第一延遲信號(hào)R_l，所述第一延遲信號(hào)R_1是被第一參考TSV Ref_TSVl和第二參考TSVRef_TSV2延遲的測試時(shí)鐘信號(hào)TCLK的延遲版本；基于接收的測試時(shí)鐘信號(hào)TCLK和接收的第一延遲信號(hào)R_1來測量測試時(shí)鐘信號(hào)TCLK穿通第一參考TSV Ref_TSVl和第二參考TSV Ref_TSV2所花費(fèi)的延遲量；以及基于測量來產(chǎn)生參考延遲信息T〈0:N〉。
[0041]可變延遲單元310可以響應(yīng)于從碼發(fā)生單元330接收的參考延遲信息T〈0:N〉而通過可變地延遲測試時(shí)鐘信號(hào)TCLK來產(chǎn)生第二延遲信號(hào)R_2?？勺冄舆t單元310稍后參考圖6來描述。參考延遲信息T〈0:N〉可以是數(shù)字碼信號(hào)。
[0042]碼發(fā)生單元330可以產(chǎn)生參考延遲信息Τ〈0:Ν>以響應(yīng)于從相位比較單元350接收的比較結(jié)果信號(hào)LOCK而控制可變延遲單元310的延遲量。碼發(fā)生單元330可以與測試時(shí)鐘信號(hào)TCLK同步，在比較結(jié)果信號(hào)LOCK的激活期間，碼發(fā)生單元330可以以預(yù)定的排序移位參考延遲信息T〈0:N〉。碼發(fā)生單元330可以響應(yīng)于比較結(jié)果信號(hào)LOCK的去激活而停止參考延遲信息T〈0:N〉的移位操作，然后輸出參考延遲信息T〈0:N〉。這隨后參照圖7來描述。
[0043]相位比較單元350可以比較第一延遲信號(hào)R_1和第二延遲信號(hào)R_2的相位，并且基于比較的結(jié)果來激活或去激活比較結(jié)果信號(hào)LOCK。相位比較單元350可以在第一延遲信號(hào)R_1和第二延遲信號(hào)R_2的相位不同期間激活比較結(jié)果信號(hào)LOCK。相位比較單元350可以在第一延遲信號(hào)R_1和第二延遲信號(hào)R_2的相位相同時(shí)去激活比較結(jié)果信號(hào)LOCK。例如，相位比較單元350可以由包括數(shù)據(jù)端子D、輸出端子Q、時(shí)鐘端子CLK以及復(fù)位端子RST的D觸發(fā)器D-FF形成。數(shù)據(jù)端子D可以被供應(yīng)第一延遲信號(hào)R_l，而時(shí)鐘端子CLK可以被供應(yīng)第二延遲信號(hào)R_2。D觸發(fā)器D-FF可以將經(jīng)由數(shù)據(jù)端子D接收的第一延遲信號(hào)R_1同步于第二延遲信號(hào)R_2輸出至輸出端子Q。輸出信號(hào)可以作為比較結(jié)果信號(hào)LOCK被傳送至碼發(fā)生單元330。
[0044]參考延遲信息發(fā)生單元300可以執(zhí)行負(fù)反饋操作，用于重復(fù)地比較第一延遲信號(hào)R_1和第二延遲信號(hào)R_2的相位，直到第一延遲信號(hào)R_1和第二延遲信號(hào)R_2具有相同的相位。
[0045]復(fù)制延遲單元600可以具有與供電單元500 (將在稍后描述)的操作延遲量相對應(yīng)的延遲量。復(fù)制延遲單元600可以耦接在第一參考TSV Ref_TSVl和第二參考TSVRef_TSV2之間。與供電單元500的操作延遲量相對應(yīng)的延遲量通過對可以由于在供電單元500的反相器和多個(gè)晶體管之間的信號(hào)的線延遲產(chǎn)生的延遲量等效地建模來獲得。
[0046]判定單元400可以包括:可變延遲單元410、邏輯電平比較單元430、有效信號(hào)輸出單元450以及附加延遲單元470。
[0047]如上所述，判定單元400可以接收初始測試信號(hào)TPULSE、從參考延遲信息發(fā)生單元300輸出的參考延遲信息T〈0:N〉、以及多個(gè)第二測試信號(hào)T_2〈0:N>，每個(gè)第二測試信號(hào)T_2<0:N>是分別被第三參考TSV Ref_TSV3和多個(gè)TSV200中的每個(gè)延遲的初始測試信號(hào)TPULSE的延遲版本。
[0048]判定單元400可以比較第一測試信號(hào)T_1與多個(gè)第二測試信號(hào)T_2〈0:N>中的每個(gè)。第一測試信號(hào)τ_1可以是被延遲與參考延遲信息Τ〈0:Ν>相對應(yīng)的延遲量的初始測試信號(hào)TPULSE的延遲版本。初始測試信號(hào)TPULSE可以是脈沖信號(hào)。
[0049]可變延遲單元410可以將初始測試信號(hào)TPULSE延遲與參考延遲信息T〈0: N〉相對應(yīng)的延遲量，并且將延遲的信號(hào)作為第一測試信號(hào)τ_1輸出。隨后參照圖6來描述可變延遲單元410。
[0050]附加延遲單元470還可以將第一測試信號(hào)乙1延遲預(yù)定的裕度量‘t’，以防止第一測試信號(hào)τ_1和多個(gè)第二測試信號(hào)T_2〈0:N〉之間的比較的失敗，此失敗會(huì)導(dǎo)致在判定封裝之后多個(gè)TSV200的異常中失敗。
[0051 ] 邏輯電平比較單元430可以比較第一測試信號(hào)T_1與多個(gè)第二測試信號(hào)T_2〈0: N〉中的每個(gè)的邏輯電平，并且基于比較的結(jié)果來產(chǎn)生多個(gè)有效信號(hào)D〈0:N>。邏輯電平比較單元430可以包括多個(gè)D觸發(fā)器D-FF。每個(gè)D觸發(fā)器D-FF可以包括:數(shù)據(jù)端子D、時(shí)鐘端子CLK、輸出端子Q以及復(fù)位端子RST。D觸發(fā)器D-FF的數(shù)據(jù)端子D可以被供應(yīng)相應(yīng)的第二測試信號(hào)T_2〈0:N〉，而D觸發(fā)器D-FF的時(shí)鐘端子CLK可以被供應(yīng)第一測試信號(hào)T_1。D觸發(fā)器D-FF與第一測試信號(hào)T_1同步地比較第二測試信號(hào)T_2〈0:N>與第一測試信號(hào)T_l，并且將比較的結(jié)果作為有效信號(hào)D〈0:N〉輸出。
[0052]有效信號(hào)輸出單元450可以響應(yīng)于監(jiān)控時(shí)鐘信號(hào)TCLK_S而將多個(gè)并行有效信號(hào)D<0:N>串行化成一有效信號(hào)D〈0>，并且將有效信號(hào)D〈0>輸出至邏輯電平比較單元430。監(jiān)控時(shí)鐘信號(hào)TCLK_S可以是用于將多個(gè)有效信號(hào)D〈0:N>串行化的移位時(shí)鐘信號(hào)。例如，監(jiān)控時(shí)鐘信號(hào)TCLK_S可以是特定的時(shí)鐘信號(hào)或被延遲特定時(shí)間的測試時(shí)鐘信號(hào)TCLK。隨后將參照圖8來描述有效信號(hào)輸出單元450。
[0053]供電單元500可以響應(yīng)于經(jīng)由第三參考TSV Ref_TSV3輸入的初始測試信號(hào)TPULSE而為多個(gè)TSV200供應(yīng)電源電壓(例如，VDD)。供電單元500可以包括反相器和多個(gè)PMOS晶體管。反相器可以與多個(gè)PMOS晶體管的柵極耦接。多個(gè)PMOS晶體管的源極可以與電源電壓VDD耦接，而其漏極可以分別與多個(gè)TSV200中相應(yīng)的一個(gè)耦接。穿通第三參考TSV Ref_TSV3之后的初始測試信號(hào)TPULSE可以通過反相器被施加至多個(gè)PMOS晶體管的柵極。導(dǎo)通的多個(gè)PMOS晶體管可以將電源電壓VDD供應(yīng)至多個(gè)TSV200，由此在多個(gè)TSV200的每個(gè)上形成電流路徑。電流可以沿著形成的電流路徑被供應(yīng)至多個(gè)TSV200。S卩，由于多個(gè)TSV200與多個(gè)PMOS晶體管耦接，所以多個(gè)TSV200可以在測試模式下利用通過供電單元500供應(yīng)的電流來執(zhí)行測試操作，而在正常操作下在層疊的芯片之間傳送信號(hào)。
[0054]多個(gè)TSV200的輸出端子可以與用于將多個(gè)第二測試信號(hào)T_2〈0:N>復(fù)位的NMOS晶體管的相應(yīng)漏極耦接。測試復(fù)位信號(hào)TRESET可以被供應(yīng)至每個(gè)NMOS晶體管的柵極，所以NMOS晶體管可以將第二測試信號(hào)T_2〈0:N>復(fù)位至接地電壓。
[0055]以下描述半導(dǎo)體器件1000的整體操作。
[0056]首先，可以將測試時(shí)鐘信號(hào)TCLK施加至第一參考TSV Ref_TSVl和參考延遲信息發(fā)生單元300。被施加至第一參考TSV Ref_TSVl的測試時(shí)鐘信號(hào)TCLK可以順序穿通第一參考TSV Ref_TSVl、復(fù)制延遲單元600和第二參考TSV Ref_TSV2,結(jié)果是測試時(shí)鐘信號(hào)TCLK作為第一延遲信號(hào)R_1輸出。S卩，測試時(shí)鐘信號(hào)TCLK可以在順序穿通第一參考TSV Ref_TSVl、復(fù)制延遲單元600和第二參考TSV Ref_TSV2的同時(shí)被延遲，然后作為第一延遲信號(hào)R_1輸出。
[0057]另一方面，直接施加至參考延遲信息發(fā)生單元300的測試時(shí)鐘信號(hào)TCLK可以被施加至可變延遲單元310?？勺冄舆t單元310可以響應(yīng)于從碼發(fā)生單元330輸入的參考延遲信息T〈0: N〉而延遲測試時(shí)鐘信號(hào)TCLK。被可變延遲單元310延遲的測試時(shí)鐘信號(hào)TCLK可以是第二延遲信號(hào)R_2。
[0058]第一延遲信號(hào)R_1和第二延遲信號(hào)R_2可以被施加至相位比較單元350。相位比較單元350可以比較第一延遲信號(hào)R_1和第二延遲信號(hào)R_2的相位，并且基于比較的結(jié)果來輸出比較結(jié)果信號(hào)LOCK。在第一延遲信號(hào)R_1和第二延遲信號(hào)R_2的相位相同時(shí)，比較結(jié)果信號(hào)LOCK被去激活，并且在比較結(jié)果信號(hào)LOCK的激活期間被碼發(fā)生單元330移位的參考延遲信息T〈0: N〉可以被輸出至判定單元400。因此，參考延遲信息T〈0: N〉可以通過使測試時(shí)鐘信號(hào)TCLK穿通第一參考TSV Ref_TSVl、復(fù)制延遲單元600和第二參考TSV Ref_TSV2來產(chǎn)生。參考延遲信息T〈0:N〉可以表示針對多個(gè)TSV200的參考延遲量。包括數(shù)字碼的參考延遲信息Τ〈0:Ν>可以被傳送至判定單元400的可變延遲單元410。
[0059]初始測試信號(hào)TPULSE可以被施加至第三參考TSV Ref_TSV3和可變延遲單元410。直接被施加至可變延遲單元410的初始測試信號(hào)TPULSE可以被延遲與參考延遲信息T〈0:N〉相對應(yīng)的延遲量。從可變延遲單元410輸出的第一測試信號(hào)T_1可以被施加至附加延遲單元470，第一測試信號(hào)T_1可以被附加延遲單元470進(jìn)一步延遲預(yù)定的裕度量‘t’、然后傳送至邏輯電平比較單元430。
[0060]初始測試信號(hào)TPULSE可以經(jīng)由第三參考TSV Ref_TSV3被施加至供電單元500。電流可以響應(yīng)于初始測試信號(hào)TPULSE而在多個(gè)TSV200的每個(gè)上流動(dòng)。電流可以通過多個(gè)TSV200的每個(gè)經(jīng)歷延遲，并且作為多個(gè)第二測試信號(hào)乙〗^:…被施加至邏輯電平比較單元 430。
[0061 ] 邏輯電平比較單元430可以比較第一測試信號(hào)T_1與多個(gè)第二測試信號(hào)T_2〈0: N〉的每個(gè)的邏輯電平，并且基于比較的結(jié)果來產(chǎn)生多個(gè)有效信號(hào)D〈0:N>。
[0062]如果輸出的有效信號(hào)D〈n>的邏輯電平與第一測試信號(hào)T_1的邏輯電平不同，則相應(yīng)的TSV可以被判定成具有異常AC信號(hào)傳輸特性的TSV。第一測試信號(hào)T_1是被延遲與參考延遲信息Τ〈0:Ν>相對應(yīng)的延遲量的初始測試信號(hào)TPULSE的延遲版本。因而，可以通過比較第一測試信號(hào)T_1與第二測試信號(hào)T_2〈0:N>中的每個(gè)來判定多個(gè)TSV200的每個(gè)的異常，所述第二測試信號(hào)T_2〈0:N>中的每個(gè)是分別被第三參考TSVRef_TSV3與多個(gè)TSV200的每個(gè)延遲的初始測試信號(hào)TPULSE的延遲版本。
[0063]圖5A和圖5B是說明圖3中所示的半導(dǎo)體器件的操作的時(shí)序圖。
[0064]圖5A示出多個(gè)TSV200中的要被判定成正常的第M TSV (M是小于等于N并且大于等于O的整數(shù))。第一測試信號(hào)T_1的相位(反應(yīng)了與參考延遲信息Τ〈0:Ν>相對應(yīng)的延遲量)可以相同于或晚于第二測試信號(hào)T_2〈0:N>中的相位。第一測試信號(hào)T_1可以通過附加延遲單元470進(jìn)一步延遲預(yù)定的裕度量‘t’，以防止第一測試信號(hào)T_1與多個(gè)第二測試信號(hào)乙]^:^之間的比較的失敗。第一延遲信號(hào)R_1和第二延遲信號(hào)1?_2的相位可以經(jīng)由與可變延遲單元310、碼發(fā)生單元330以及相位比較單元350的負(fù)反饋操作來匹配。因此，在多個(gè)TSV200中的第M TSV的第一測試信號(hào)T_1和第二測試信號(hào)T_2〈0:N>具有相同的相位時(shí)，多個(gè)TSV200的第M TSV可以被判定成正常。結(jié)果，多個(gè)有效信號(hào)D〈0:N>的相應(yīng)的具有邏輯高電平的第M有效信號(hào)D〈M>可以從有效信號(hào)輸出單元450輸出，因?yàn)榕c延遲時(shí)間‘t’之后的第一測試信號(hào)T_1的邏輯電平相比較時(shí)，多個(gè)TSV200中的第M TSV中的第二測試信號(hào)T_2〈0:N>的邏輯電平為高。
[0065]圖5B示出多個(gè)TSV200的要被判定異常的第M TSV0多個(gè)有效信號(hào)D〈0:N>的具有邏輯低電平的第M有效信號(hào)D〈M>可以從有效信號(hào)輸出單元450輸出，因?yàn)榕c被延遲預(yù)定的裕度量‘t’的第一測試信號(hào)T_1的邏輯電平相比較時(shí)，多個(gè)TSV200中的第M TSV的第二測試信號(hào)T_2〈0:N>為低。因此，多個(gè)TSV200中的第M TSV的正常AC信號(hào)傳輸特性可以被判定為異常。
[0066]圖6是說明圖4中所示的半導(dǎo)體器件1000的可變延遲單元310和410中之一的詳細(xì)電路圖。參考延遲信息發(fā)生單元300和判定單元400中的可變延遲單元310和410具有相同的結(jié)構(gòu)。輸入信號(hào)IN可以是測試時(shí)鐘信號(hào)TCLK或初始測試信號(hào)TPULSE。
[0067]參見圖6，可變延遲單元310例如可以包括形成延遲鏈反相器和響應(yīng)于參考延遲信息T〈0:N〉的NMOS晶體管和NMOS電容器。每個(gè)NMOS晶體管的漏極可以耦接在延遲鏈反相器之間。NMOS晶體管的源極可以與NMOS電容器耦接。
[0068]在全部的參考延遲信息Τ〈0:Ν>變成低時(shí)，測試時(shí)鐘信號(hào)TCLK可以被延遲鏈反相器延遲最小的延遲量。由于參考延遲信息Τ〈0:Ν>順序變高，所以測試時(shí)鐘信號(hào)TCLK可以被延遲鏈反相器延遲順序增加的延遲量?？勺冄舆t單元310的延遲可以以利用如上所述的門延遲的有源元件來實(shí)施，或者以利用電阻器或電容器的無源元件來實(shí)施。
[0069]圖7是說明圖4中所示的半導(dǎo)體器件1000的碼發(fā)生單元330的電路圖。
[0070]參見圖7，碼發(fā)生單元330可以包括多個(gè)D觸發(fā)器D-FF、與門AND以及反相器。每個(gè)D觸發(fā)器D-FF可以包括:數(shù)據(jù)端子D、時(shí)鐘端子CLK、輸出端子Q以及復(fù)位端子RST。D觸發(fā)器D-FF的輸出端子Q可以與下一個(gè)D觸發(fā)器D-FF的數(shù)據(jù)端子D耦接。對第一 D觸發(fā)器D-FF的輸入可以被設(shè)定為特定的電平‘高’或‘低’。D觸發(fā)器D-FF的時(shí)鐘端子CLK可以和與門AND耦接。D觸發(fā)器D-FF的復(fù)位端子RST可以與測試復(fù)位信號(hào)TRESET耦接，因而根據(jù)測試復(fù)位來將相應(yīng)的D觸發(fā)器D-FF復(fù)位。反相測試時(shí)鐘信號(hào)TCLKb和相位已經(jīng)被反相器反相的比較結(jié)果信號(hào)LOCK可以被施加至與門AND。輸入至?xí)r鐘端子CLK的信號(hào)可以響應(yīng)于比較結(jié)果信號(hào)LOCK而被控制。在比較結(jié)果信號(hào)LOCK被激活時(shí)，反相測試時(shí)鐘信號(hào)TCLKb可以通過與門AND被傳送至D觸發(fā)器D-FF的時(shí)鐘端子CLK，所以至數(shù)據(jù)端子D的輸入信號(hào)可以被輸出。輸出信號(hào)T〈0>可以被輸入至下一個(gè)D觸發(fā)器D-FF，然后作為輸出信號(hào)T〈l>與時(shí)鐘端子CLK同步地輸出。因此，D觸發(fā)器D-FF的輸出端子Q的輸出信號(hào)Τ〈0:Ν>可以變成與時(shí)鐘端子CLK的信號(hào)同步地從數(shù)據(jù)端子D的信號(hào)移位的信號(hào)。在比較結(jié)果信號(hào)LOCK被去激活時(shí)，移位操作可以停止，因?yàn)榉聪鄿y試時(shí)鐘信號(hào)TCLKb不穿通與門AND。在根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件1000中，碼發(fā)生單元330已經(jīng)被說明為包括多個(gè)D觸發(fā)器D-FF，但是碼發(fā)生單元330可以包括用于與時(shí)鐘信號(hào)同步地以特定間隔將輸入信號(hào)移位并且輸出移位的信號(hào)的任何工具。
[0071]圖8是說明圖4中所示的半導(dǎo)體器件1000的有效信號(hào)輸出單元450的電路圖。
[0072]參見圖8，有效信號(hào)輸出單元450可以包括多個(gè)D觸發(fā)器D-FF和反相器。信號(hào)可以被輸入至每個(gè)D觸發(fā)器D-FF的數(shù)據(jù)端子D、時(shí)鐘端子CLK、復(fù)位端子RST和設(shè)定端子SET，并且信號(hào)可以從D觸發(fā)器D-FF的輸出端子Q輸出。時(shí)鐘端子CLK可以用以將被輸入至D觸發(fā)器D-FF的數(shù)據(jù)端子D的信號(hào)傳送至輸出端子Q。時(shí)鐘端子CLK可以接收在輸出串行化的有效信號(hào)D〈0:N>時(shí)被利用的監(jiān)控時(shí)鐘信號(hào)TCLK_S，監(jiān)控時(shí)鐘信號(hào)TCLK_S表示第一測試信號(hào)T_1與多個(gè)第二測試信號(hào)T_2〈0:N>中的每個(gè)的邏輯電平之間的比較的結(jié)果。相位已經(jīng)被反相器反相的從邏輯電平比較單元430輸出的多個(gè)有效信號(hào)D〈0:N>可以被輸入至D觸發(fā)器D-FF的復(fù)位端子RST。從邏輯電平比較單元430輸出的有效信號(hào)D〈0:N>可以被輸入至D觸發(fā)器D-FF的設(shè)定端子SET。復(fù)位端子RST和設(shè)定端子SET的信號(hào)可以用以復(fù)位輸出端子Q的信號(hào)。在復(fù)位端子RST的信號(hào)具有邏輯高電平時(shí)，輸入端子Q的初始值可以變?yōu)榈汀Ｔ谠O(shè)定端子SET的信號(hào)具有邏輯高電平時(shí)，輸出端子Q的初始值可以變成高。從邏輯電平比較單元430輸出的多個(gè)有效信號(hào)D〈0:N>可以判定復(fù)位端子RST和設(shè)定端子SET的信號(hào)值。判定的值可以響應(yīng)于輸入至D觸發(fā)器D-FF的時(shí)鐘端子CLK的監(jiān)控時(shí)鐘信號(hào)TCLK_S而被移位，并且作為可以被連續(xù)監(jiān)控的串行化的信號(hào)OUT被輸出。例如，在前述的實(shí)施例中，有效信號(hào)輸出單元450已經(jīng)被說明為包括多個(gè)D觸發(fā)器D-FF，但是有效信號(hào)輸出單元450可以包括用于與時(shí)鐘信號(hào)同步地以特定間隔將多個(gè)輸入信號(hào)移位并且輸出移位的信號(hào)的任何工具。此外，在前述實(shí)施例中所說明的邏輯門的位置和類型可以根據(jù)輸入信號(hào)的極性而不同。
[0073]如上所述，半導(dǎo)體器件1000可以判定TSV的異常，并且利用判定的結(jié)果來增加存儲(chǔ)器件的可靠性。
[0074]根據(jù)本實(shí)施例的半導(dǎo)體器件可以通過在將層疊的芯片封裝之后判定TSV的異常來停止不必要的工藝，并且通過減少半導(dǎo)體器件的生產(chǎn)成本來提高生產(chǎn)率。
[0075]盡管已經(jīng)參照具體的實(shí)施例描述了本發(fā)明，但是對本領(lǐng)域技術(shù)人員顯然的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種變化和修改。
[0076]通過以上實(shí)施例可以看出，本申請?zhí)峁┝艘韵碌募夹g(shù)方案。
[0077]技術(shù)方案1.一種半導(dǎo)體器件，包括:
[0078]多個(gè)層疊的芯片；
[0079]參考穿硅通孔組，所述參考穿硅通孔組穿通所述多個(gè)層疊的芯片；
[0080]多個(gè)穿硅通孔，所述多個(gè)穿硅通孔穿通所述多個(gè)層疊的芯片；
[0081]參考延遲信息發(fā)生單元，所述參考延遲信息發(fā)生單元適用于產(chǎn)生表示所述參考穿硅通孔組的延遲量的參考延遲信息；以及
[0082]判定單元，所述判定單元適用于通過比較第一測試信號(hào)與多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)來判定所述多個(gè)穿硅通孔的異常，
[0083]其中，所述第一測試信號(hào)是被延遲了與所述參考延遲信息相對應(yīng)的延遲量的初始測試信號(hào)，并且
[0084]其中，所述多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)是被所述多個(gè)穿硅通孔中相對應(yīng)的穿硅通孔延遲的所述初始測試信號(hào)。
[0085]技術(shù)方案2.如技術(shù)方案I所述的半導(dǎo)體器件，其中，所述參考穿硅通孔組包括:
[0086]第一參考穿硅通孔和第二參考穿硅通孔，測試時(shí)鐘信號(hào)穿通所述第一參考穿硅通孔和所述第二參考穿硅通孔；以及
[0087]第三參考穿硅通孔，所述初始測試信號(hào)穿通所述第三參考穿硅通孔，并且
[0088]其中，所述參考穿硅通孔組的延遲量用所述測試時(shí)鐘信號(hào)來測量。
[0089]技術(shù)方案3.如技術(shù)方案2所述的半導(dǎo)體器件，其中，所述第一參考穿硅通孔至所述第三參考穿硅通孔具有相同的延遲量。
[0090]技術(shù)方案4.如技術(shù)方案3所述的半導(dǎo)體器件，還包括供電單元，所述供電單元適用于響應(yīng)于經(jīng)由所述第三參考穿硅通孔施加的所述初始測試信號(hào)而將電流供應(yīng)至所述多個(gè)穿硅通孔。
[0091 ] 技術(shù)方案5.如技術(shù)方案4所述的半導(dǎo)體器件，還包括復(fù)制延遲單元，所述復(fù)制延遲單元耦接在所述第一參考穿硅通孔和所述第二參考穿硅通孔之間，并且具有與所述供電單元相同的操作延遲量。
[0092]技術(shù)方案6.如技術(shù)方案2所述的半導(dǎo)體器件，其中，所述參考延遲信息發(fā)生單元包括:
[0093]可變延遲單元，所述可變延遲單元適用于:響應(yīng)于表示可變延遲量的數(shù)字碼而通過將所述測試時(shí)鐘信號(hào)可變地延遲可變延遲量來產(chǎn)生第二延遲信號(hào)；
[0094]碼發(fā)生單元，所述碼發(fā)生單元適用于響應(yīng)于比較信號(hào)而產(chǎn)生所述數(shù)字碼；以及
[0095]相位比較單元，所述相位比較單元適用于:比較第一延遲信號(hào)和所述第二延遲信號(hào)的相位，并且基于所述比較的結(jié)果來產(chǎn)生所述比較信號(hào)，
[0096]其中，所述第一延遲信號(hào)是被所述第一參考穿硅通孔和所述第二參考穿硅通孔延遲的所述測試時(shí)鐘信號(hào)。
[0097]技術(shù)方案7.如技術(shù)方案6所述的半導(dǎo)體器件，其中，所述碼發(fā)生單元調(diào)整所述數(shù)字碼的值直到所述第一延遲信號(hào)和所述第二延遲信號(hào)的相位相同，并且響應(yīng)于所述比較信號(hào)而將調(diào)整的數(shù)字碼作為所述參考延遲信息輸出。
[0098]技術(shù)方案8.如技術(shù)方案I所述的半導(dǎo)體器件，其中，所述判定單元包括:
[0099]可變延遲單元，所述可變延遲單元適用于通過將所述初始測試信號(hào)延遲與所述參考延遲信息相對應(yīng)的延遲量來產(chǎn)生所述第一測試信號(hào)；以及
[0100]邏輯電平比較單元，所述邏輯電平比較單元適用于:基于所述第一測試信號(hào)的邏輯電平與所述多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)的邏輯電平的比較的結(jié)果，來產(chǎn)生用于判定所述多個(gè)穿硅通孔中的每個(gè)穿硅通孔的異常的多個(gè)有效信號(hào)。
[0101]技術(shù)方案9.如技術(shù)方案8所述的半導(dǎo)體器件，其中，所述判定單元還包括有效信號(hào)輸出單元，所述有效信號(hào)輸出單元適用于:響應(yīng)于監(jiān)控時(shí)鐘信號(hào)而將并行產(chǎn)生的多個(gè)有效信號(hào)串行化，并且將串行化的信號(hào)輸出。
[0102]技術(shù)方案10.如技術(shù)方案9所述的半導(dǎo)體器件，其中，所述判定單元還包括附加延遲單元，所述附加延遲單元適用于:將從所述可變延遲單元中產(chǎn)生的所述第一測試信號(hào)額外地延遲預(yù)定的裕度量，并且將額外延遲的所述第一測試信號(hào)傳送至所述邏輯電平比較單
J Li ο
[0103]技術(shù)方案11.一種半導(dǎo)體器件的操作方法，所述半導(dǎo)體器件包括:多個(gè)層疊的芯片、穿通所述多個(gè)層疊的芯片的參考穿硅通孔組、以及穿通所述多個(gè)層疊的芯片的多個(gè)穿硅通孔，所述操作方法包括以下步驟:
[0104]產(chǎn)生表示所述參考穿娃通孔組的延遲量的參考延遲信息；以及
[0105]通過比較第一測試信號(hào)與多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)來判定所述多個(gè)穿硅通孔的異常，
[0106]其中，所述第一測試信號(hào)是被延遲了與所述參考延遲信息相對應(yīng)的延遲量的初始測試信號(hào)，并且
[0107]其中，所述多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)是被所述多個(gè)穿硅通孔中相對應(yīng)的穿硅通孔延遲的所述初始測試信號(hào)。
[0108]技術(shù)方案12.如技術(shù)方案11所述的操作方法，其中，所述參考穿硅通孔組包括:
[0109]第一參考穿硅通孔和第二參考穿硅通孔，測試時(shí)鐘信號(hào)穿通所述第一參考穿硅通孔和所述第二參考穿硅通孔；以及
[0110]第三參考穿硅通孔，所述初始測試信號(hào)穿通所述第三參考穿硅通孔，并且
[0111]其中，所述第一參考穿硅通孔至所述第三參考穿硅通孔具有相同的延遲量。
[0112]技術(shù)方案13.如技術(shù)方案12所述的操作方法，其中，產(chǎn)生所述參考延遲信息的步驟包括以下步驟:
[0113]通過使所述測試時(shí)鐘信號(hào)穿通所述第一參考穿硅通孔和所述第二參考穿硅通孔來產(chǎn)生第一延遲信號(hào)；
[0114]響應(yīng)于表示可變延遲量的數(shù)字碼而通過將所述測試時(shí)鐘信號(hào)可變地延遲可變延遲量來產(chǎn)生第二延遲信號(hào)；
[0115]響應(yīng)于比較信號(hào)來產(chǎn)生所述數(shù)字碼；
[0116]比較所述第一延遲信號(hào)和所述第二延遲信號(hào)的相位；以及
[0117]基于所述比較的結(jié)果來產(chǎn)生所述比較信號(hào)。
[0118]技術(shù)方案14.如技術(shù)方案13所述的操作方法，其中，產(chǎn)生所述參考延遲信息的步驟包括以下步驟:
[0119]調(diào)整所述數(shù)字碼的值直到所述第一延遲信號(hào)和所述第二延遲信號(hào)的相位相同；以及
[0120]響應(yīng)于所述比較信號(hào)而將調(diào)整的數(shù)字碼作為所述參考延遲信息輸出。
[0121]技術(shù)方案15.如技術(shù)方案12所述的操作方法，其中，所述多個(gè)第二測試信號(hào)通過使所述初始測試信號(hào)穿通所述第三參考穿硅通孔和所述多個(gè)穿硅通孔來產(chǎn)生。
[0122]技術(shù)方案16.如技術(shù)方案15所述的操作方法，其中，判定所述多個(gè)穿硅通孔的異常的步驟包括以下步驟:
[0123]通過將所述初始測試信號(hào)延遲與所述參考延遲信息相對應(yīng)的延遲量來產(chǎn)生所述第一測試信號(hào)；以及
[0124]基于所述第一測試信號(hào)的邏輯電平與多個(gè)所述第二測試信號(hào)中的每個(gè)第二測試信號(hào)的邏輯電平的比較的結(jié)果來產(chǎn)生多個(gè)有效信號(hào)中的每個(gè)有效信號(hào)，所述多個(gè)有效信號(hào)中的每個(gè)有效信號(hào)用于判定所述多個(gè)穿硅通孔中的每個(gè)穿硅通孔的異常。
[0125]技術(shù)方案17.如技術(shù)方案16所述的操作方法，其中，判定所述多個(gè)穿硅通孔的異常的步驟還包括:在產(chǎn)生所述多個(gè)有效信號(hào)的每個(gè)有效信號(hào)的步驟之前將所述第一測試信號(hào)額外地延遲預(yù)定的裕度量的步驟。
[0126]技術(shù)方案18.如技術(shù)方案16所述的操作方法，其中，判定所述多個(gè)穿硅通孔的異常的步驟還包括以下步驟:
[0127]響應(yīng)于監(jiān)控時(shí)鐘信號(hào)而將并行產(chǎn)生的所述多個(gè)有效信號(hào)串行化；以及
[0128]將串行化的信號(hào)輸出。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 多個(gè)層疊的芯片； 參考穿硅通孔組，所述參考穿硅通孔組穿通所述多個(gè)層疊的芯片； 多個(gè)穿硅通孔，所述多個(gè)穿硅通孔穿通所述多個(gè)層疊的芯片； 參考延遲信息發(fā)生單元，所述參考延遲信息發(fā)生單元適用于產(chǎn)生表示所述參考穿硅通孔組的延遲量的參考延遲信息；以及 判定單元，所述判定單元適用于通過比較第一測試信號(hào)與多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)來判定所述多個(gè)穿硅通孔的異常， 其中，所述第一測試信號(hào)是被延遲了與所述參考延遲信息相對應(yīng)的延遲量的初始測試信號(hào)，并且 其中，所述多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)是被所述多個(gè)穿硅通孔中相對應(yīng)的穿硅通孔延遲的所述初始測試信號(hào)。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述參考穿硅通孔組包括: 第一參考穿硅通孔和第二參考穿硅通孔，測試時(shí)鐘信號(hào)穿通所述第一參考穿硅通孔和所述第二參考穿硅通孔；以及 第三參考穿硅通孔，所述初始測試信號(hào)穿通所述第三參考穿硅通孔，并且 其中，所述參考穿硅通孔組的延遲量用所述測試時(shí)鐘信號(hào)來測量。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述第一參考穿硅通孔至所述第三參考穿硅通孔具有相同的延遲量。
4.如權(quán)利要求3所述的半導(dǎo)體器件，還包括供電單元，所述供電單元適用于響應(yīng)于經(jīng)由所述第三參考穿硅通孔施加的所述初始測試信號(hào)而將電流供應(yīng)至所述多個(gè)穿硅通孔。
5.如權(quán)利要求4所述的半導(dǎo)體器件，還包括復(fù)制延遲單元，所述復(fù)制延遲單元耦接在所述第一參考穿硅通孔和所述第二參考穿硅通孔之間，并且具有與所述供電單元相同的操作延遲量。
6.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述參考延遲信息發(fā)生單元包括: 可變延遲單元，所述可變延遲單元適用于:響應(yīng)于表示可變延遲量的數(shù)字碼而通過將所述測試時(shí)鐘信號(hào)可變地延遲可變延遲量來產(chǎn)生第二延遲信號(hào)； 碼發(fā)生單元，所述碼發(fā)生單元適用于響應(yīng)于比較信號(hào)而產(chǎn)生所述數(shù)字碼；以及相位比較單元，所述相位比較單元適用于:比較第一延遲信號(hào)和所述第二延遲信號(hào)的相位，并且基于所述比較的結(jié)果來產(chǎn)生所述比較信號(hào)， 其中，所述第一延遲信號(hào)是被所述第一參考穿硅通孔和所述第二參考穿硅通孔延遲的所述測試時(shí)鐘信號(hào)。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述碼發(fā)生單元調(diào)整所述數(shù)字碼的值直到所述第一延遲信號(hào)和所述第二延遲信號(hào)的相位相同，并且響應(yīng)于所述比較信號(hào)而將調(diào)整的數(shù)字碼作為所述參考延遲信息輸出。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述判定單元包括: 可變延遲單元，所述可變延遲單元適用于通過將所述初始測試信號(hào)延遲與所述參考延遲信息相對應(yīng)的延遲量來產(chǎn)生所述第一測試信號(hào)；以及 邏輯電平比較單元，所述邏輯電平比較單元適用于:基于所述第一測試信號(hào)的邏輯電平與所述多個(gè)第二測試信號(hào)中的每個(gè)第二測試信號(hào)的邏輯電平的比較的結(jié)果，來產(chǎn)生用于判定所述多個(gè)穿硅通孔中的每個(gè)穿硅通孔的異常的多個(gè)有效信號(hào)。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其中，所述判定單元還包括有效信號(hào)輸出單元，所述有效信號(hào)輸出單元適用于:響應(yīng)于監(jiān)控時(shí)鐘信號(hào)而將并行產(chǎn)生的多個(gè)有效信號(hào)串行化，并且將串行化的信號(hào)輸出。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中，所述判定單元還包括附加延遲單元，所述附加延遲單元適用于:將從所述可變延遲單元中產(chǎn)生的所述第一測試信號(hào)額外地延遲預(yù)定的裕度量，并且將額外延遲的所述第一測試信號(hào)傳送至所述邏輯電平比較單元。
【文檔編號(hào)】G01R31/26GK104425411SQ201410023637
【公開日】2015年3月18日 申請日期:2014年1月17日 優(yōu)先權(quán)日:2013年8月30日
【發(fā)明者】鄭椿錫 申請人:愛思開海力士有限公司