半導(dǎo)體裝置的測定裝置制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體裝置的測定裝置。根據(jù)一個(gè)實(shí)施方式，半導(dǎo)體測定裝置具備：第1讀出端子，與半導(dǎo)體裝置的第1面中設(shè)置的第1電極電連接；第1加力端子，與半導(dǎo)體裝置的第1電極電連接；第2讀出端子，與半導(dǎo)體裝置的與第1面相反一側(cè)的第2面中設(shè)置的第2電極電連接；以及第2加力端子，與半導(dǎo)體裝置的第2電極電連接。在第2讀出端子的周圍各配置了多個(gè)第2加力端子。
【專利說明】半導(dǎo)體裝置的測定裝置
[0001](相關(guān)申請的引用)
[0002]本申請以基于在2013年9月12日申請的在先的日本專利申請2013-188983號(hào)的權(quán)利的利益為基礎(chǔ)，并且要求該利益，其整體內(nèi)容通過引用而包含于此。

【技術(shù)領(lǐng)域】
[0003]此處說明的實(shí)施方式總體涉及半導(dǎo)體裝置的測定裝置。

【背景技術(shù)】
[0004]為了對(duì)應(yīng)于電子設(shè)備的輕量化以及節(jié)省空間化的要求，半導(dǎo)體產(chǎn)品的需求從具有樹脂密封了的外圍器的半導(dǎo)體芯片轉(zhuǎn)移到從晶片切出的裸(bare)芯片的形狀的產(chǎn)品。關(guān)于裸芯片產(chǎn)品的測試，既可以在從晶片通過切割(dicing)切出之前以晶片單位執(zhí)行，也可以在切割之后以芯片單位執(zhí)行。但是，關(guān)于裸芯片產(chǎn)品的測試，相比于樹脂密封了的外圍器型的產(chǎn)品，制約事項(xiàng)更多，特別是關(guān)于功率MOSFET等中的ON電壓的測定、ON電阻的測定，難以高精度地測定。


【發(fā)明內(nèi)容】

[0005]本發(fā)明想要解決的課題在于提供一種能夠進(jìn)行高精度的測定的半導(dǎo)體裝置的測定裝置。
[0006]根據(jù)一個(gè)實(shí)施方式，半導(dǎo)體測定裝置具備:第I讀出(sense)端子，與半導(dǎo)體裝置的第I面設(shè)置的第I電極電連接；第I加力(force)端子，與半導(dǎo)體裝置的第I電極電連接;第2讀出端子，與半導(dǎo)體裝置的與第I面相反一側(cè)的第2面設(shè)置的第2電極電連接；以及第2加力端子，與半導(dǎo)體裝置的第2電極電連接。在第2讀出端子的周圍各配置了多個(gè)第2加力端子。
[0007]本發(fā)明可提供能夠進(jìn)行高精度的測定的半導(dǎo)體裝置的測定裝置。

【專利附圖】

【附圖說明】
[0008]圖1是在第I實(shí)施方式的半導(dǎo)體測定裝置中成為測定對(duì)象的、晶片W的概略立體圖的一個(gè)例子。
[0009]圖2是晶片W的概略剖面圖的一個(gè)例子。
[0010]圖3是半導(dǎo)體芯片C的平面圖的一個(gè)例子。
[0011]圖4是半導(dǎo)體芯片C的背面圖的一個(gè)例子。
[0012]圖5是半導(dǎo)體芯片C的剖面圖的一個(gè)例子。
[0013]圖6是說明第I實(shí)施方式的半導(dǎo)體測定裝置的結(jié)構(gòu)的概略圖。
[0014]圖7是說明比較例的半導(dǎo)體測定裝置的概略圖。
[0015]圖8是說明第I實(shí)施方式的效果的概略圖。
[0016]圖9是說明第2實(shí)施方式的半導(dǎo)體測定裝置的結(jié)構(gòu)的概略圖。
[0017]圖10是說明第2實(shí)施方式的半導(dǎo)體測定裝置的結(jié)構(gòu)的概略圖。
[0018]圖11是說明第3實(shí)施方式的半導(dǎo)體測定裝置的結(jié)構(gòu)的概略圖。
[0019]圖12是說明第4實(shí)施方式的半導(dǎo)體測定裝置的結(jié)構(gòu)的概略圖。

【具體實(shí)施方式】
[0020]以下，參照附圖，說明一個(gè)實(shí)施方式。在附圖中，同一符號(hào)表示同一或者類似的部分。對(duì)附圖中的同一部分，附加同一編號(hào)而其詳細(xì)的說明適宜省略，說明不同的部分。
[0021][第I實(shí)施方式]
[0022]參照附圖，說明第I實(shí)施方式的半導(dǎo)體測定裝置。
[0023]在說明半導(dǎo)體測定裝置之前，參照圖1?圖5，說明在本實(shí)施方式的半導(dǎo)體測定裝置中成為測定對(duì)象的半導(dǎo)體芯片C以及晶片W的構(gòu)造。圖1是晶片W的概略立體圖的一個(gè)例子。圖2是晶片W的剖面圖的一個(gè)例子。圖3是半導(dǎo)體芯片C的平面圖的一個(gè)例子。圖4是半導(dǎo)體芯片C的背面圖的一個(gè)例子。圖5是半導(dǎo)體芯片C的剖面圖的一個(gè)例子。此處，作為一個(gè)例子，設(shè)為半導(dǎo)體芯片C是功率MOSFET芯片而進(jìn)行說明。但是，半導(dǎo)體芯片C不限于功率MOSFET芯片。
[0024]如圖1所示，在晶片W中設(shè)置有幾百?幾千個(gè)半導(dǎo)體芯片C，這些多個(gè)半導(dǎo)體芯片C的各個(gè)在切割之后成為本實(shí)施方式的半導(dǎo)體測定裝置的測定對(duì)象。或者，在切割之前的階段中，晶片W成為測定的對(duì)象。如圖1、圖2以及圖4所示，在晶片W的背面的整個(gè)面上，具備漏電極3 (第I電極)。如圖1、圖2以及圖3所示，在晶片W的表面上，針對(duì)每個(gè)半導(dǎo)體芯片C具備柵電極I以及源電極2 (第2電極)。
[0025]圖5示出一個(gè)半導(dǎo)體芯片C (功率MOSFET芯片)的剖面圖。以下，該半導(dǎo)體芯片C從晶片W的底面?zhèn)瘸虮砻鎮(zhèn)龋邆渎╇姌O3、η.型的漏極層4、η-型的漂移層5、ρ型的基極層(base layer) 6、以及源電極2。漏極層4是作為功率MOSFET的漏極區(qū)域發(fā)揮功能的η+型的半導(dǎo)體區(qū)域，設(shè)置于晶片W的背面整個(gè)面。另外，漂移層5是形成于漏極層4的上層而作為功率MOSFET的漂移區(qū)域發(fā)揮功能的η-型的半導(dǎo)體區(qū)域，具有比漏極層4低的雜質(zhì)濃度。
[0026]基極層6是設(shè)置于漂移層5的上層，作為功率MOSFET的溝道區(qū)域發(fā)揮功能的P型的半導(dǎo)體區(qū)域。柵電極7以貫通基極層6而到達(dá)至漂移層5的方式延伸。在柵電極7與基極層6之間，設(shè)置了由例如硅氧化膜構(gòu)成的柵極絕緣膜8。
[0027]從該基極層6的表面起在基極層6的內(nèi)側(cè)，與柵極絕緣膜8相接地，設(shè)置了 η+型的源極層9。源極層9是作為功率MOSFET的源極區(qū)域發(fā)揮功能的半導(dǎo)體區(qū)域。通過對(duì)柵電極7施加閾值電壓以上的電壓,在基極層6中形成反轉(zhuǎn)層(invers1n layer),從源極朝向漏極流過電流(M0SFET成為導(dǎo)通狀態(tài))。
[0028]在半導(dǎo)體芯片C的表面，隔著層間絕緣膜9a設(shè)置了源電極2。源電極2與從源極層9以及基極層6向基極層6的內(nèi)側(cè)形成的ρ+接觸層9b電連接。
[0029]另外，圖5所示的功率MOSFET只是半導(dǎo)體裝置的一個(gè)例子，對(duì)于在晶片W的背面以及表面分別具有背面電極(第I電極)、表面電極(第2電極)的縱向構(gòu)造的半導(dǎo)體裝置，一般能夠應(yīng)用本實(shí)施方式的半導(dǎo)體測定裝置。
[0030]接下來，參照圖6，說明第I實(shí)施方式的半導(dǎo)體測定裝置的結(jié)構(gòu)。本實(shí)施方式的半導(dǎo)體測定裝置具備探測器(prober) 10、探測板(probe card) 11 (第2單元)、測試頭12、接口環(huán)(interface ring) 13、板保持架(card holder) 14、載置臺(tái)15 (第I單元)、以及保持架16。
[0031]測試頭12構(gòu)成為能夠經(jīng)由接口環(huán)13與探測板11電連接。另外，測試頭12與測試器20電連接，從測試器20 (第3單元)被提供測定(測試)所需的電壓以及電流。
[0032]板保持架14是用于載置探測板11的載物臺(tái)。在探測器10的框體內(nèi)，配置了用于載置作為測定對(duì)象的半導(dǎo)體芯片C或者晶片W的載置臺(tái)15，在載置臺(tái)15上，具備用于固定半導(dǎo)體芯片C或者晶片W的保持架16。在載置臺(tái)15中，具備用于接觸到半導(dǎo)體芯片C或者晶片W的背面的漏電極3的漏極加力端子Pdf以及漏極讀出端子Pds。對(duì)漏極加力端子Pdf以及漏極讀出端子Pds，經(jīng)由測試頭12，提供測定(測試)所需的電壓以及信號(hào)。
[0033]測試器20在其內(nèi)部具備CPU21、模式生成器22、定時(shí)(timing)發(fā)生器23、電壓生成電路24、驅(qū)動(dòng)器26、比較器27等。CPU21是控制測試器20整體的控制電路，從外部載入測試程序來控制各部分。模式生成器22依照測試程序以及來自CPU21的控制信號(hào)，生成適合于各種測試的測試模式。定時(shí)發(fā)生器23依照測試程序以及控制信號(hào)，生成規(guī)定測試模式的時(shí)間上的發(fā)送定時(shí)、狀態(tài)判定的定時(shí)的定時(shí)信號(hào)。電壓生成電路24是生成對(duì)作為被測定對(duì)象的半導(dǎo)體芯片C或者晶片W提供的電壓的電路。驅(qū)動(dòng)器26是將由模式生成器22生成的測試模式朝向測試頭12輸出的電路。比較器27是用于判定從半導(dǎo)體芯片C或者晶片W根據(jù)測試模式的輸入而輸出的信號(hào)的電路。模式生成器22、電壓生成電路24、以及驅(qū)動(dòng)器26作為用于對(duì)后述各種端子提供電壓的電源提供部發(fā)揮功能。
[0034]探測板11如圖6中的放大圖所示，具備用于與源電極2連接的源極加力端子Psf、以及源極讀出端子Pss。另外，探測板11具備用于與柵電極I連接的柵極加力端子Pgf、以及柵極讀出端子Pgs。對(duì)源極加力端子Psf、源極讀出端子Pss、柵極加力端子Pgf、以及柵極讀出端子Pgs，經(jīng)由測試頭12，提供測定(測試)所需的電壓以及信號(hào)。在上述漏極加力端子Pdf、漏極讀出端子Pds、源極加力端子Psf、源極讀出端子Pss中，采用已知的開爾文連接，通過所謂四端子法執(zhí)行測定。通過該方法，在低ON電阻的元件中，能夠?qū)y定精度維持得較高。
[0035]為了一個(gè)柵電極I，設(shè)置了一對(duì)柵極加力端子Pgf、以及柵極讀出端子Pgs。另一方面，為了一個(gè)半導(dǎo)體芯片C中的一個(gè)源電極2，分別設(shè)置了多個(gè)源極加力端子Psf以及源極讀出端子Pss。
[0036]作為一個(gè)例子，在沿著圖6中的X方向以及Y方向的面內(nèi)，以均等的間隔，例如矩陣狀地配置源極加力端子Psf。在圖6中圖示的例子是正交格子狀的配置，但也可以代替它而采用交錯(cuò)格子狀的配置，另外，只要相鄰的源極加力端子Psf之間的間隔是大致均等，則能夠?qū)崿F(xiàn)各種形式的配置。
[0037]以使多個(gè)源極加力端子Psf包圍其周圍的方式，同樣以矩陣狀配置了源極讀出端子Pss。換言之，在源極讀出端子Pss各自的周圍，各配置了多個(gè)源極加力端子Psf。從一個(gè)源極讀出端子Pss到多個(gè)源極加力端子Psf的距離優(yōu)選大致相等，但不限于此。另外，源極讀出端子Pss與源極加力端子Psf不同，對(duì)一個(gè)源電極2僅設(shè)置I個(gè)就足夠。即使在設(shè)置一個(gè)源極讀出端子Pss的情況下，也優(yōu)選以包圍一個(gè)源極讀出端子Pss的周圍的方式配置多個(gè)源極加力端子Psf。
[0038]接下來，參照圖7以及圖8，說明該第I實(shí)施方式的效果。
[0039]圖7是說明第I實(shí)施方式的比較例的概略圖，在該比較例中，針對(duì)一個(gè)源電極2，僅設(shè)置了一對(duì)源極加力端子Psf、源極讀出端子Pss。
[0040]在該情況下，電流(IDS)的路徑偏向半導(dǎo)體芯片C中的一部分，多個(gè)半導(dǎo)體芯片C之間的電壓降的偏差變大。另外，通過上述那樣的電流路徑的偏移，在漏極加力端子Pdf與漏極讀出端子Pds之間流過的電流(Ifs)所致的電壓降也變大。其結(jié)果，特別是具有低ON電阻的半導(dǎo)體芯片C的適當(dāng)?shù)臏y定變得困難。
[0041]另一方面，在第I實(shí)施方式中，分別以均等的間隔，配置了多個(gè)用于與一個(gè)源電極2連接的源極加力端子Psf。如圖8所示，在漏電極3與源電極2之間流過的電流在半導(dǎo)體芯片C中不會(huì)偏向一部分而大致均勻地流過，并且該電流的大半成為相對(duì)半導(dǎo)體芯片C的基板(晶片表面)垂直的方向的成分，多個(gè)半導(dǎo)體芯片C之間的電壓降的偏差被抑制。
[0042]另外，以使多個(gè)源極加力端子Psf包圍其周圍的方式，配置源極讀出端子Pss。由此，漏極加力端子Pdf與漏極讀出端子Pds之間的電流也變少，其之間的電壓降也被抑制。因此，能夠?qū)崿F(xiàn)半導(dǎo)體芯片的適當(dāng)?shù)臏y定.檢查。
[0043]在以上的說明中，以在將半導(dǎo)體芯片C切割之后分別作為測定對(duì)象的情況為例子進(jìn)行了說明，但還能夠代替它而將切割之前的晶片W作為測定對(duì)象，能夠進(jìn)行與上述說明同樣的測定。
[0044][第2實(shí)施方式]
[0045]接下來，參照圖9以及圖10，說明第2實(shí)施方式的半導(dǎo)體測定裝置。半導(dǎo)體測定裝置的整體結(jié)構(gòu)與第I實(shí)施方式(圖6)大致相同，并且，測定對(duì)象的半導(dǎo)體芯片C或者晶片W也可以與第I實(shí)施方式相同。
[0046]該第2實(shí)施方式的漏極加力端子Pdf以及漏極讀出端子Pds的構(gòu)造與第I實(shí)施方式不同。如圖9所示，本實(shí)施方式的漏極加力端子Pdf具有:為了與漏電極3面狀地接觸而在X方向以及Y方向上具有長度的板狀電極、和在該板狀電極中在X方向以及Y方向上等間隔地形成并貫通漏極加力端子Pdf (板狀電極)的多個(gè)第I槽DHf。這些第I槽DHf設(shè)置于源電極2的正下方的位置。各個(gè)第I槽DHf的形狀既可以是圖9所示那樣的圓形，也可以是矩形等其他形狀。另外，多個(gè)第I槽DHf的配置在圖9中成為正交格子狀，但只要按照均等的間隔配置，則也可以是例如交錯(cuò)格子狀的配置、其他配置。
[0047]另外，在第I槽DHf的周圍，以貫通漏極加力端子TOf的板狀電極的方式，形成了第2槽DHs。在第2槽DHs的內(nèi)部，形成了漏極讀出端子Pds。第2槽DHs以及漏極讀出端子Pds設(shè)置于從漏電極3以及源電極2之間離開了規(guī)定距離的位置、例如柵電極I的正下方附近。由此，不會(huì)受到漏極-源極之間的電流的影響所致的電壓降的影響而能夠測定電壓。
[0048]另外，對(duì)漏極加力端子Pdf的端部，連接了用于對(duì)漏極加力端子Pdf施加來自外部的電壓的接觸電極PdfO。
[0049]根據(jù)該第2實(shí)施方式，在漏電極3與源電極2之間流過的電流在半導(dǎo)體芯片C中不偏移而大致均勻地流過，而且該成分的大半成為相對(duì)半導(dǎo)體芯片C的基板(晶片表面)垂直的方向的成分，多個(gè)半導(dǎo)體芯片C之間的電壓降的偏差被抑制。另外，漏極加力端子Pdf與漏極讀出端子Pds之間的電流也變少，其之間的電壓降也變少。因此，能夠進(jìn)行半導(dǎo)體芯片的適當(dāng)?shù)臏y定.檢查。
[0050]另外，漏極讀出端子Pss設(shè)置于從漏電極3以及源電極2之間離開了規(guī)定距離的位置、例如柵電極I的正下方附近。由此，不會(huì)受到漏極-源極之間的電流的影響所致的電壓降的影響而能夠進(jìn)行電壓的測定。
[0051][第3實(shí)施方式]
[0052]接下來，參照圖11，說明第3實(shí)施方式的半導(dǎo)體測定裝置。半導(dǎo)體測定裝置的整體結(jié)構(gòu)與第I實(shí)施方式(圖6)大致相同，并且，測定對(duì)象的半導(dǎo)體芯片C或者晶片W也可以與第I實(shí)施方式相同。
[0053]該第3實(shí)施方式的漏極加力端子Pdf與第2實(shí)施方式同樣地，具備貫通漏極加力端子Pdf的板狀電極的多個(gè)(在圖示的例子中2個(gè))槽DHfl、DHf2。但是，該實(shí)施方式的槽DHfl、DHf2如圖11所示成為多個(gè)同心圓狀的圓形槽。通過該結(jié)構(gòu)，也能夠得到與第2實(shí)施方式同樣的效果。
[0054][第4實(shí)施方式]
[0055]接下來，參照圖12，說明第4實(shí)施方式的半導(dǎo)體測定裝置。半導(dǎo)體測定裝置的整體結(jié)構(gòu)與第I實(shí)施方式(圖6)大致相同，并且，測定對(duì)象的半導(dǎo)體芯片C或者晶片W也可以與第I實(shí)施方式相同。
[0056]該第4實(shí)施方式的漏極加力端子Pdf由在內(nèi)部具有多個(gè)空孔DHp的多孔性金屬構(gòu)成。多孔性金屬的材料能夠采用銅、鋁等各種金屬材料。作為多孔性金屬的制造方法，已知鑄造法和燒結(jié)法，而本實(shí)施方式的多孔性金屬通過哪一個(gè)方法制作都可以。通過該結(jié)構(gòu)，也能夠得到與第2實(shí)施方式同樣的效果。
[0057]以上說明了本發(fā)明的幾個(gè)實(shí)施方式，但這些實(shí)施方式僅為例示，而未限定發(fā)明的范圍。這些新的實(shí)施方式能夠通過其他各種方式實(shí)施，能夠在不脫離發(fā)明的要旨的范圍內(nèi)，進(jìn)行各種省略、置換、變更。這些實(shí)施方式、其變形包含于發(fā)明的范圍、要旨，并且包含于權(quán)利要求書記載的發(fā)明和其均等的范圍內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體測定裝置，其特征在于，具備: 第I讀出端子，與設(shè)置于半導(dǎo)體裝置的第I面的第I電極電連接； 第I加力端子，與所述半導(dǎo)體裝置的所述第I電極電連接； 第2讀出端子，與設(shè)置于所述半導(dǎo)體裝置的和所述第I面相反的一側(cè)的第2面的第2電極電連接；以及 多個(gè)第2加力端子，與所述半導(dǎo)體裝置的所述第2電極電連接，配置于所述第2讀出端子的周圍。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體測定裝置，其特征在于， 從所述第2讀出端子到多個(gè)所述第2加力端子的距離相互大致相同。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體測定裝置，其特征在于， 多個(gè)所述第2加力端子是在與所述第2面平行的面內(nèi)以格子狀配置的。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體測定裝置，其特征在于， 所述格子是正交格子或者交錯(cuò)格子。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體測定裝置，其特征在于， 所述半導(dǎo)體裝置是縱向晶體管， 該半導(dǎo)體測定裝置還具備: 第3讀出端子，與設(shè)置于所述第2面的第3電極連接；以及 第3加力端子，與所述第3電極連接。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體測定裝置，其特征在于，具備: 第I單元，保持所述半導(dǎo)體裝置，使所述第I加力端子和所述第I讀出端子抵接到所述半導(dǎo)體裝置的所述第I電極； 第2單元，使所述第2加力端子和所述第2讀出端子抵接到所述半導(dǎo)體裝置的所述第2電極；以及 第3單元，對(duì)所述第I加力端子與所述第2加力端子之間提供規(guī)定的電流，測定所述第I讀出端子與所述第2讀出端子之間的電壓降。
7.一種半導(dǎo)體測定裝置，其特征在于，具備: 第I讀出端子，與設(shè)置于半導(dǎo)體裝置的第I面的第I電極電連接； 第I加力端子，包括板狀電極，該板狀電極具有多個(gè)第I空孔，并與所述半導(dǎo)體裝置的所述第I電極以面狀相接而電連接； 第2讀出端子，與設(shè)置于所述半導(dǎo)體裝置的和所述第I面相反的一側(cè)的第2面的第2電極電連接；以及 第2加力端子，與所述半導(dǎo)體裝置的所述第2電極電連接。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體測定裝置，其特征在于， 多個(gè)所述第I空孔是按照大致均等的間隔配置的。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體測定裝置，其特征在于， 多個(gè)所述第I空孔是以正交格子狀或者交錯(cuò)格子狀配置的。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體測定裝置，其特征在于， 多個(gè)所述第I空孔是多個(gè)同心圓狀的圓形槽。
11.根據(jù)權(quán)利要求7所述的半導(dǎo)體測定裝置，其特征在于， 所述板狀電極在所述第I空孔的周圍具有貫通所述板狀電極的第2空孔，所述第I讀出端子設(shè)置于所述第2空孔的內(nèi)部。
12.根據(jù)權(quán)利要求7所述的半導(dǎo)體測定裝置，其特征在于， 所述第I加力端子包含多孔性金屬。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體測定裝置，其特征在于， 所述多孔性金屬的材料是銅或者鋁。
14.根據(jù)權(quán)利要求7所述的半導(dǎo)體測定裝置，其特征在于， 所述半導(dǎo)體裝置是縱向晶體管， 所述半導(dǎo)體測定裝置還具備: 第3讀出端子，與設(shè)置于所述第2面的第3電極連接；以及 第3加力端子，與所述第3電極連接。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體測定裝置，其特征在于， 所述第2開口設(shè)置于所述板狀電極的與所述第3電極相反的一側(cè)的部分，所述第I讀出端子抵接到所述第I電極的與所述第3電極相反的一側(cè)的部分。
16.根據(jù)權(quán)利要求7所述的半導(dǎo)體測定裝置，其特征在于，具備: 第I單元，保持所述半導(dǎo)體裝置，使所述第I加力端子和所述第I讀出端子抵接到所述半導(dǎo)體裝置的所述第I電極； 第2單元，使所述第2加力端子和所述第2讀出端子抵接到所述半導(dǎo)體裝置的所述第2電極；以及 第3單元，對(duì)所述第I加力端子與所述第2加力端子之間提供規(guī)定的電流，測定所述第I讀出端子與所述第2讀出端子之間的電壓降。
【文檔編號(hào)】G01R19/00GK104459272SQ201410074621
【公開日】2015年3月25日 申請日期:2014年3月3日 優(yōu)先權(quán)日:2013年9月12日
【發(fā)明者】志村昌洋 申請人:株式會(huì)社東芝