一種集成電路高壓引腳連通性測(cè)試方法
【專利摘要】本發(fā)明公開(kāi)了一種集成電路高壓引腳連通性測(cè)試方法，包括以下步驟：除連接在集成芯片內(nèi)部的MOS管襯底body的待測(cè)引腳端口PIN外，其它引腳端口PIN都接地；在待測(cè)端口PIN加負(fù)電流，測(cè)試其對(duì)地電壓V。本發(fā)明的方法能夠完成對(duì)芯片高壓引腳的連通性測(cè)試，使集成電路的中測(cè)技術(shù)更加完備。
【專利說(shuō)明】一種集成電路高壓弓I腳連通性測(cè)試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路測(cè)試領(lǐng)域，具體涉及一種集成電路高壓引腳連通性測(cè)試方法。
【背景技術(shù)】
[0002]目前在集成電路中測(cè)領(lǐng)域，對(duì)探針卡和芯片之間的連通性只能測(cè)試低壓引腳，高壓引腳則無(wú)法測(cè)試。
[0003]ESD是Electro-Static discharge的縮寫，其意思是“靜電釋放”。
[0004]PAD指整個(gè)芯片的輸入輸出口，是要和外部封裝框架(bonding frame)相連的接□。
[0005]通常情況下，低壓引腳都有對(duì)電源和地的ESD電路，借助于這些ESD保護(hù)二極管進(jìn)行測(cè)試，ESD電路結(jié)構(gòu)如圖1所示。PAD和VDD之間的電路等效成一個(gè)正向的二極管，PAD和VSS之間等效成一個(gè)反向的二極管，給待測(cè)PAD注入正/負(fù)電流，再檢測(cè)PAD端上的電壓，來(lái)判斷探針是否和PAD連接好，同時(shí)判斷PAD有無(wú)短路。

【發(fā)明內(nèi)容】

[0006]本發(fā)明針對(duì)上述問(wèn)題，提供了一種集成電路高壓引腳連通性測(cè)試方法，包括以下步驟:
[0007]SI，除連接在集成芯片內(nèi)部的MOS管襯底body的待測(cè)引腳端口 PIN外，其它引腳端口 PIN都接地；
[0008]S2，在待測(cè)端口 PIN加負(fù)電流，測(cè)試其對(duì)地電壓V。
[0009]進(jìn)一步地，所述步驟S2具體為:在待測(cè)引腳PIN上加負(fù)電流，一般幾百微安，這個(gè)電流流過(guò)連接在集成芯片內(nèi)部的MOS管漏極drain和MOS管襯底body之間的寄生二極管，在襯底body和漏極drain之間形成電壓,如果電壓范圍在_1.0V至-0.2V之間則測(cè)試通過(guò)，標(biāo)明連通性正常，如果超出此范圍或者測(cè)不到電壓，則測(cè)試失敗，表明連通性異常。
[0010]本發(fā)明的優(yōu)點(diǎn):
[0011]本發(fā)明能夠完成對(duì)芯片高壓引腳的連通性測(cè)試，使集成電路的中測(cè)技術(shù)更加完備。
[0012]除了上面所描述的目的、特征和優(yōu)點(diǎn)之外，本發(fā)明還有其它的目的、特征和優(yōu)點(diǎn)。下面將參照?qǐng)D，對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。
【專利附圖】

【附圖說(shuō)明】
[0013]構(gòu)成本申請(qǐng)的一部分的附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，本發(fā)明的示意性實(shí)施例及其說(shuō)明用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的不當(dāng)限定。
[0014]圖1是本發(fā)明的一種集成電路高壓引腳連通性測(cè)試方法流程圖；
[0015]圖2是集成電路低壓管腳ESD等效電路圖；[0016]圖3是集成電路聞壓管腳PAD不意圖。
【具體實(shí)施方式】
[0017]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0018]圖1示出了本發(fā)明的一種集成電路高壓引腳連通性測(cè)試方法流程圖。
[0019]參考圖1，如圖1所示，一種集成電路高壓引腳連通性測(cè)試方法，包括以下步驟:
[0020]SI，除連接在集成芯片內(nèi)部的MOS管襯底body的待測(cè)引腳端口 PIN外，其它引腳端口 PIN都接地；
[0021]S2，在待測(cè)端口 PIN加負(fù)電流，測(cè)試其對(duì)地電壓V。
[0022]所述步驟S2具體為:在待測(cè)引腳PIN上加負(fù)電流，一般幾百微安，這個(gè)電流流過(guò)連接在集成芯片內(nèi)部的MOS管漏極drain和MOS管襯底body之間的寄生二極管,在襯底body和漏極drain之間形成電壓，如果電壓范圍在-1.0V至-0.2V之間則測(cè)試通過(guò)，標(biāo)明連通性正常，如果超出此范圍或者測(cè)不到電壓，則測(cè)試失敗，表明連通性異常。
[0023]本發(fā)明能夠完成對(duì)芯片高壓引腳的連通性測(cè)試，使集成電路的中測(cè)技術(shù)更加完備。
[0024]以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種集成電路高壓引腳連通性測(cè)試方法，其特征在于，包括以下步驟: SI，除連接在集成芯片內(nèi)部的MOS管襯底body的待測(cè)弓I腳端口 PIN外，其它引腳端口PIN都接地； S2，在待測(cè)端口 PIN加負(fù)電流，測(cè)試其對(duì)地電壓V。
2.根據(jù)權(quán)利要求1所述的集成電路高壓引腳連通性測(cè)試方法，其特征在于，所述步驟S2具體為:在待測(cè)引腳PIN上加負(fù)電流，一般幾百微安，這個(gè)電流流過(guò)連接在集成芯片內(nèi)部的MOS管漏極drain和MOS管襯底body之間的寄生二極管,在襯底body和漏極drain之間形成電壓，如果電壓范圍在-1.0V至-0.2V之間則測(cè)試通過(guò)，標(biāo)明連通性正常，如果超出此范圍或者測(cè)不到電壓，則測(cè)試失敗，表明連通性異常。
【文檔編號(hào)】G01R31/02GK103969544SQ201410076964
【公開(kāi)日】2014年8月6日 申請(qǐng)日期:2014年3月4日 優(yōu)先權(quán)日:2014年3月4日
【發(fā)明者】劉成軍 申請(qǐng)人:東莞博用電子科技有限公司