高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)。該系統(tǒng)將高速模數(shù)轉(zhuǎn)換模塊將接收到的外部模擬信號進(jìn)行模數(shù)轉(zhuǎn)換輸出I路和Q路數(shù)字信號，通過數(shù)字信號處理模塊存儲(chǔ)到海量數(shù)據(jù)存儲(chǔ)模塊，數(shù)字信號處理模塊再將存儲(chǔ)在海量數(shù)據(jù)存儲(chǔ)模塊中的數(shù)字信號數(shù)據(jù)按照信號特點(diǎn)輸出到高速數(shù)模轉(zhuǎn)換模塊并輸出回放后的模擬信號，電源管理和時(shí)鐘管理模塊對四個(gè)模塊供電和提供時(shí)鐘信號。本發(fā)明將模數(shù)轉(zhuǎn)換板、數(shù)據(jù)存儲(chǔ)板與數(shù)模轉(zhuǎn)換板合并，減少需要的FPGA數(shù)量，實(shí)現(xiàn)錄取、存儲(chǔ)和回放一體化，降低數(shù)據(jù)傳輸方面的難度；不需要重復(fù)進(jìn)行A/D轉(zhuǎn)換，即使斷電，轉(zhuǎn)換的數(shù)據(jù)保存在Flash陣列中而不會(huì)丟失，可以實(shí)現(xiàn)單板調(diào)試。對Flash矩陣進(jìn)行冗余設(shè)計(jì)，相應(yīng)的提高數(shù)據(jù)回放速度。
【專利說明】高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路領(lǐng)域，尤其涉及對雷達(dá)回波信號進(jìn)行高速數(shù)據(jù)錄取存儲(chǔ)與回 放系統(tǒng)。
[0002]

【背景技術(shù)】 在集成電路領(lǐng)域，大多數(shù)的集成電路芯片都是數(shù)字和模擬的混合集成電路，因此不可 避免的需要進(jìn)行數(shù)字信號和模擬信號之間的轉(zhuǎn)換。
[0003] 隨著近些年來通信技術(shù)的快速發(fā)展，越來越多的通信設(shè)備工作在很寬的頻帶上， 對數(shù)據(jù)處理速度的要求也越來越快，所以如何實(shí)現(xiàn)數(shù)字信號和模擬信號之間的高速轉(zhuǎn)換成 為集成電路領(lǐng)域的一個(gè)重要課題。特別是在雷達(dá)系統(tǒng)中，需要對雷達(dá)信號進(jìn)行高精度數(shù)據(jù) 采樣，采樣速率高，數(shù)據(jù)傳輸量大。目前常見的數(shù)據(jù)采集回放技術(shù)在資源利用率和處理速度 方面都有所不足，不能滿足雷達(dá)系統(tǒng)高精度、高速率的采樣要求，數(shù)據(jù)錄取回放需要現(xiàn)場整 機(jī)調(diào)試，需要的人力物力條件苛刻，成本高。因此高速數(shù)據(jù)錄取存儲(chǔ)和回放系統(tǒng)的設(shè)計(jì)可以 大大提高整個(gè)雷達(dá)系統(tǒng)的實(shí)用性。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的在于設(shè)計(jì)一種集成高速數(shù)據(jù)錄取存儲(chǔ)和回放一體化的裝置，從而滿 足雷達(dá)系統(tǒng)高精度、高速率的采樣要求，提高數(shù)據(jù)處理速度，節(jié)省系統(tǒng)資源，降低數(shù)據(jù)傳輸 難度。
[0005] 本發(fā)明采用的技術(shù)方案是： 該系統(tǒng)包括高速模數(shù)轉(zhuǎn)換模塊，數(shù)字信號處理模塊，海量數(shù)據(jù)存儲(chǔ)模塊，高速數(shù)模轉(zhuǎn)換 模塊以及電源管理和時(shí)鐘管理模塊；高速模數(shù)轉(zhuǎn)換模塊將接收到的外部模擬信號進(jìn)行模數(shù) 轉(zhuǎn)換輸出I路和Q路兩路數(shù)字信號，轉(zhuǎn)換后的數(shù)字信號通過數(shù)字信號處理模塊存儲(chǔ)到海量 數(shù)據(jù)存儲(chǔ)模塊，數(shù)字信號處理模塊再將存儲(chǔ)在海量數(shù)據(jù)存儲(chǔ)模塊中的數(shù)字信號數(shù)據(jù)按照信 號特點(diǎn)輸出到高速數(shù)模轉(zhuǎn)換模塊，進(jìn)行數(shù)模轉(zhuǎn)換并輸出回放后的模擬信號，電源管理和時(shí) 鐘管理模塊分別對以上四個(gè)模塊供電和提供時(shí)鐘信號。
[0006] 所述高速模數(shù)轉(zhuǎn)換模塊，包括模擬信號輸入模塊，ADC模塊；用于接收模擬信號的 模擬信號輸入模塊與ADC模塊相連；模擬信號輸入模塊將輸入的單端模擬信號轉(zhuǎn)換為差分 模擬信號發(fā)送給ADC模塊，ADC模塊將外部模擬信號轉(zhuǎn)換成I路和Q路兩路數(shù)字信號接數(shù) 字信號處理模塊。
[0007] 所述數(shù)字信號處理模塊，包括PR0M配置模塊，F(xiàn)PGA模塊；FPGA模塊與PR0M配置 模塊相連，高速模數(shù)轉(zhuǎn)換模塊中的ADC模塊與FPGA模塊相連，PR0M配置模塊用于存儲(chǔ)FPGA 模塊邏輯的固化硬件程序，F(xiàn)PGA模塊在上電時(shí)從其中讀取數(shù)據(jù)進(jìn)行配置。
[0008] 所述海量數(shù)據(jù)存儲(chǔ)模塊，包括由多個(gè)Flash芯片組成的Flash陣列，F(xiàn)lash陣列與 FPGA模塊總線相連進(jìn)行數(shù)據(jù)的寫入和讀取操作，F(xiàn)lash陣列存儲(chǔ)高速模數(shù)轉(zhuǎn)換模塊（I)中 的ADC模塊輸出的I路和Q路兩路數(shù)字信號，在掉電重新上電后無需再次重復(fù)進(jìn)行A/D轉(zhuǎn) 換。
[0009] 所述高速數(shù)模轉(zhuǎn)換模塊，包括DAC模塊，IQ正交調(diào)制模塊；DAC模塊與IQ正交調(diào)制 模塊相連，數(shù)字信號處理模塊中的FPGA模塊與DAC模塊相連，DAC模塊將數(shù)字信號處理模 塊中的FPGA模塊從海量數(shù)據(jù)存儲(chǔ)模塊中讀出的數(shù)字信號轉(zhuǎn)換成I路和Q路兩路模擬信號， IQ正交調(diào)制模塊將DAC模塊輸出的I路和Q路兩路模擬信號進(jìn)行正交調(diào)制后輸出，模擬真 實(shí)的雷達(dá)信號。
[0010] 所述電源管理和時(shí)鐘管理模塊，包括電源管理模塊，時(shí)鐘管理模塊；電源管理模塊 負(fù)責(zé)分配電源，電源去耦以及為整個(gè)系統(tǒng)進(jìn)行供電；時(shí)鐘管理模塊為FPGA模塊的主時(shí)鐘和 配置時(shí)鐘，ADC模塊和DAC模塊的主時(shí)鐘，IQ正交調(diào)制模塊的調(diào)制頻率提供時(shí)鐘信號。 [0011] 與【背景技術(shù)】相比，本發(fā)明具有的有益效果是： 1.本發(fā)明將模數(shù)轉(zhuǎn)換板、數(shù)據(jù)存儲(chǔ)板與數(shù)模轉(zhuǎn)換板進(jìn)行了合并，減少了系統(tǒng)的成本以 及需要的FPGA數(shù)量，相比于其它高速數(shù)據(jù)系統(tǒng)，實(shí)現(xiàn)了錄取、存儲(chǔ)和回放一體化，節(jié)省了系 統(tǒng)資源，降低了數(shù)據(jù)傳輸方面的難度。
[0012] 2.本發(fā)明不需要重復(fù)進(jìn)行A/D轉(zhuǎn)換，即使斷電，轉(zhuǎn)換的數(shù)據(jù)也保存在Flash陣列中 而不會(huì)丟失，可以實(shí)現(xiàn)單板調(diào)試。
[0013] 3.本發(fā)明的Flash矩陣進(jìn)行了冗余設(shè)計(jì)，速度和存儲(chǔ)容量可以在不改變硬件設(shè)計(jì) 的情況下得到較大提升，相應(yīng)的提高最高數(shù)據(jù)回放速度。

【專利附圖】

【附圖說明】
[0014] 圖1是本發(fā)明的總體原理框圖。
[0015] 圖2是高速模數(shù)轉(zhuǎn)換模塊與數(shù)字信號處理模塊的連接圖。
[0016] 圖3是本發(fā)明回放雷達(dá)信號數(shù)據(jù)的格式圖。
[0017] 圖4是數(shù)字信號處理模塊內(nèi)FPGA模塊與PR0M配置模塊的連接圖。
[0018] 圖5是數(shù)字信號處理模塊與海量數(shù)據(jù)存儲(chǔ)模塊的連接圖。
[0019] 圖6是海量數(shù)據(jù)存儲(chǔ)模塊中的Flash模塊冗余設(shè)計(jì)的原理圖。
[0020] 圖7是數(shù)字信號處理模塊與高速數(shù)模轉(zhuǎn)換模塊的連接圖。
[0021] 圖8是高速數(shù)模轉(zhuǎn)換模塊內(nèi)DAC模塊與IQ正交調(diào)制模塊的連接圖。
[0022] 圖9是電源管理和時(shí)鐘管理模塊內(nèi)電源管理模塊結(jié)構(gòu)框圖。
[0023] 圖10是電源管理和時(shí)鐘管理模塊內(nèi)時(shí)鐘管理模塊結(jié)構(gòu)框圖。

【具體實(shí)施方式】
[0024] 下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)一步的說明。
[0025] 如圖1所示，本發(fā)明包括高速模數(shù)轉(zhuǎn)換模塊I，數(shù)字信號處理模塊II，海量數(shù)據(jù)存 儲(chǔ)模塊III，高速數(shù)模轉(zhuǎn)換模塊IV，以及電源管理和時(shí)鐘管理模塊V五個(gè)部分。高速模數(shù)轉(zhuǎn) 換模塊I將接收到的外部模擬信號進(jìn)行模數(shù)轉(zhuǎn)換輸出I路和Q路兩路數(shù)字信號，轉(zhuǎn)換后的 數(shù)字信號通過數(shù)字信號處理模塊II存儲(chǔ)到海量數(shù)據(jù)存儲(chǔ)模塊III，數(shù)字信號處理模塊II再 將存儲(chǔ)在海量數(shù)據(jù)存儲(chǔ)模塊III中的數(shù)字信號數(shù)據(jù)輸出到高速數(shù)模轉(zhuǎn)換模塊IV，進(jìn)行數(shù)模 轉(zhuǎn)換并輸出回放后的模擬信號，電源管理和時(shí)鐘管理模塊V分別對以上四個(gè)模塊供電和提 供時(shí)鐘信號。
[0026] 高速模數(shù)轉(zhuǎn)換模塊I :包括模擬信號輸入模塊和ADC模塊，其中：模擬信號輸入模 塊既可以接收雙路差分模擬信號，也可以接收雙路單端模擬信號，再將單端模擬信號耦合 轉(zhuǎn)換為雙端差分模擬信號，輸出同相和正交信號（IQ信號)到ADC模塊；ADC模塊與數(shù)字信號 處理模塊II中的FPGA模塊相連，ADC模塊選擇TI公司的雙通道12位數(shù)據(jù)位寬的ADS5402 芯片，通過LVDS接口與FPGA模塊相連，最高800MSPS刷新速率，ADC模塊與FPGA模塊的連 接，如圖2所示，INAP/N和INBP/N為ADS5402芯片的雙路差分電流輸入，F(xiàn)PGA模塊通過SPI 接口完成對ADS5402芯片工作模式的配置，數(shù)據(jù)通過ADC5402芯片的差分10端口 DA [ 11:0] P/N和DB[11:0]P/N輸出到FPGA 10端口，速率可以達(dá)到500MHz (最高800MHz)，同時(shí)發(fā)送 同步信號SYNCP/N和數(shù)據(jù)時(shí)鐘信號DACLKP/N，DBCLKP/N到FPGA 10端口； 數(shù)字信號處理模塊Π :包括FPGA模塊和PR0M配置模塊，其中：FPGA模塊選擇Xilinx Virtex V芯片族中的高端芯片XC5VLX330芯片，該芯片具有最多1200個(gè)10端口，滿足10數(shù) 量的要求，LVDS接口最高性能可達(dá)1. 25Gb/s，內(nèi)部集成的SERDES可以實(shí)現(xiàn)低速和高速的 相互轉(zhuǎn)換，用于控制ADC模塊的高速數(shù)據(jù)輸入和DAC模塊的高速數(shù)據(jù)輸出，除此之外該芯片 有10368Kb的塊RAM容量，系統(tǒng)回放雷達(dá)信號的數(shù)據(jù)格式如圖3所示，即當(dāng)系統(tǒng)回放速度最 快的時(shí)候，要求Is之內(nèi)發(fā)送400幀，每幀持續(xù)2. 5ms (最慢幀250ms)，包含300us的數(shù)據(jù)和 2200US的空閑操作，每幀子脈沖個(gè)數(shù)為20,子脈沖寬度為10us，根據(jù)圖3可計(jì)算得系統(tǒng)的緩 存至少為3. 6Mb，可知FPGA模塊的塊RAM容量滿足系統(tǒng)需求且有冗余進(jìn)行擴(kuò)展；PR0M配置 模塊選擇Platform Flash XL系列下的XCF128XFT64C芯片，該芯片容量為128Mb，能夠滿足 FPGA模塊的配置要求，采用16位并行總線配置，配置的端口速度最高為50Mhz，本設(shè)計(jì)選用 的40Mhz的晶振為其提供配置時(shí)鐘，配置方式選用從并配置，PR0M配置模塊與FPGA模塊連 接方式如圖4所示，XCF128XFT64C芯片的地址線A[22:0]與XC5VLX330芯片相應(yīng)的地址線 接口相連，16位數(shù)據(jù)線D[15:0]與XC5VLX330芯片相應(yīng)的數(shù)據(jù)線接口相連，外部晶振(低于 50MHz)提供配置時(shí)鐘信號連接到XCF128XFT64C芯片的時(shí)鐘引腳K和XC5VLX330芯片的配 置時(shí)鐘引腳CCLK，鎖存信號L引腳必須與XC5VLX330芯片指定引腳I0_L9P_CC_GC_4相連， XC5VLX330芯片模式配置引腳Μ[2:0]電平設(shè)置為110,內(nèi)核電壓IV、輔助電壓2. 5V和10電 壓3. 3V由電源管理模塊提供。
[0027] 海量數(shù)據(jù)存儲(chǔ)模塊III :用于存儲(chǔ)所述ADC模塊轉(zhuǎn)換后數(shù)據(jù)的Flash陣列，采用 Micron公司的NAND Flash MT29F8G16ADADAH4作為存儲(chǔ)芯片，單片F(xiàn)lash容量為8Gbit，采 用3. 3V電壓供電為，以頁單位進(jìn)行讀寫，端口最快讀寫速率為50MHz，本發(fā)明中采用40MHz 為Flash陣列讀寫時(shí)鐘，F(xiàn)lash芯片MT29F8G16ADADAH4由兩塊Flash die共同組成，可以對 他們進(jìn)行交叉操作，增加數(shù)據(jù)的吞吐率，若采取兩塊Flash die同時(shí)運(yùn)行，讀取速度可以提 高至32. 55MW/S，采用八片芯片組成Flash陣列，最高讀取速度約為260MW/S，最高寫入速度 約為12. 8MW/s，如圖5所示為FPGA模塊與單片F(xiàn)lash芯片連接圖，F(xiàn)lash芯片的1/0[15:0] 為復(fù)用10端口，該端口可用于輸入命令、地址、數(shù)據(jù)以及與輸入輸出數(shù)據(jù)到FPGA模塊。為 了減少冗余時(shí)間，增加數(shù)據(jù)寫入速率，F(xiàn)PGA模塊中RAM緩沖區(qū)采用如圖6所示的格式寫入 Flash模塊，F(xiàn)PGA模塊內(nèi)設(shè)置四塊RAM緩沖區(qū)，采用了流水線寫入模式，F(xiàn)lash(TFlash3寫入 I路數(shù)據(jù)，F(xiàn)lash4~Flash7寫入Q路數(shù)據(jù)，數(shù)據(jù)寫入時(shí)，先寫入RAM0, RAM0滿后切換到RAM1 緩存，同時(shí)RAM0可以開始數(shù)據(jù)的讀出，寫入到FlashO中，RAM1的數(shù)據(jù)寫入到Flashl中，以 此類推，寫入一輪后，進(jìn)行第二輪寫入，寫入到Flash4~Flash7中，按照此流水線寫法，一直 持續(xù)到數(shù)據(jù)文件寫入結(jié)束。
[0028] 高速數(shù)模轉(zhuǎn)換模塊IV :包括DAC模塊和IQ正交調(diào)制模塊，其中：DAC模塊選擇ΤΙ 公司的DAC5681Z芯片，該芯片數(shù)據(jù)位寬為16位，通過LVDS接口與外部設(shè)備進(jìn)行連接，最 高1. 0GSPS刷新速率，內(nèi)部集成鎖相環(huán)，可以對輸入時(shí)鐘進(jìn)行倍頻，在不改變硬件設(shè)置的情 況下可以增加數(shù)據(jù)的回放速度，如圖7所示給出了 FPGA模塊與DAC模塊的接口電路連接方 式，在接收到觸發(fā)信號并且時(shí)鐘信號滿足的情況下，F(xiàn)PGA模塊通過SPI接口完成對DAC模塊 工作模式的配置，F(xiàn)PGA模塊的差分10端口按Flash存儲(chǔ)空間的順序讀取數(shù)據(jù)，向DAC5681 芯片的數(shù)據(jù)輸入口 D [ 15:0] P/N輸送數(shù)據(jù)，速率可以達(dá)到500MHz (最高1GHz)，并同時(shí)發(fā)送源 同步時(shí)鐘SCLK和數(shù)據(jù)時(shí)鐘DCLKP/N到FPGA模塊的差分10端口開始進(jìn)行數(shù)據(jù)的高速回放； IQ正交調(diào)制模塊選用TI公司的TRF3702芯片，該芯片的調(diào)制頻率為1. 5GHz-2. 5GHz，輸入 信號帶寬700MHz，采用單端或者差分的IQ兩路信號輸入，接口連接使用方便，并可以與TI 的多數(shù)DAC芯片實(shí)現(xiàn)無縫對接，通過電阻網(wǎng)絡(luò)將DAC模塊的輸出信號的共模電壓從3. 3V變 到了 3. 7V，并提供了直流通路，TRF3702芯片與DAC模塊的連接方式如圖8所示。
[0029] 電源管理和時(shí)鐘管理模塊V :包括電源管理模塊和時(shí)鐘管理模塊，其中：電源管理 模塊為了減少各芯片之間電源的相互干擾，降低電源的噪聲，在不影響版圖設(shè)計(jì)的基礎(chǔ)上， 采用了模擬芯片與數(shù)字芯片分開供電，時(shí)鐘芯片與其它芯片分開供電的原則，整個(gè)系統(tǒng)的 電源輸入電壓為9V，整個(gè)電源管理模塊系統(tǒng)框圖如圖9所示；時(shí)鐘管理模塊，選擇精準(zhǔn)度較 高的TCX0輸出40MHz時(shí)鐘信號通過時(shí)鐘端口輸入到PR0M配置模塊和FPGA模塊，為數(shù)字信 號處理模塊提供系統(tǒng)時(shí)鐘和配置時(shí)鐘，F(xiàn)PGA模塊內(nèi)部的數(shù)字時(shí)鐘管理模塊(DCM)對輸入時(shí) 鐘進(jìn)行相應(yīng)變換，作為系統(tǒng)控制邏輯，同時(shí)為了保證FPGA模塊與ADC模塊、DAC模塊之間正 確的數(shù)據(jù)通信，信號IQ兩路的同步，采用TI時(shí)鐘管理芯片⑶CM7005芯片對ADC模塊和DAC 模塊時(shí)鐘進(jìn)行管理，VCX0輸入時(shí)鐘信號到⑶CM7005并同步到參考時(shí)鐘，⑶CM7005輸出多路 差分時(shí)鐘信號供給ADC模塊和DAC模塊，同時(shí)輸出差分時(shí)鐘信號送到FPGA模塊，用于發(fā)送 邏輯模塊，除此之外，IQ正交調(diào)制模塊采用VC0產(chǎn)生本振信號并用TRF3750芯片構(gòu)成的鎖 相環(huán)增強(qiáng)頻率穩(wěn)定度，整個(gè)時(shí)鐘管理模塊系統(tǒng)框圖如圖10所示。
【權(quán)利要求】
1. 高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于：該系統(tǒng)包括高速模數(shù)轉(zhuǎn)換模塊（I)，數(shù) 字信號處理模塊（II)，海量數(shù)據(jù)存儲(chǔ)模塊（III)，高速數(shù)模轉(zhuǎn)換模塊（IV)以及電源管理和 時(shí)鐘管理模塊（V);高速模數(shù)轉(zhuǎn)換模塊（I)將接收到的外部模擬信號進(jìn)行模數(shù)轉(zhuǎn)換輸出I 路和Q路兩路數(shù)字信號，轉(zhuǎn)換后的數(shù)字信號通過數(shù)字信號處理模塊（II)存儲(chǔ)到海量數(shù)據(jù) 存儲(chǔ)模塊（III)，數(shù)字信號處理模塊（II)再將存儲(chǔ)在海量數(shù)據(jù)存儲(chǔ)模塊（III)中的數(shù)字信 號數(shù)據(jù)按照信號特點(diǎn)輸出到高速數(shù)模轉(zhuǎn)換模塊（IV)，進(jìn)行數(shù)模轉(zhuǎn)換并輸出回放后的模擬信 號，電源管理和時(shí)鐘管理模塊（V)分別對以上四個(gè)模塊供電和提供時(shí)鐘信號。
2. 根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于：所述高速模數(shù) 轉(zhuǎn)換模塊（I)，包括模擬信號輸入模塊，ADC模塊；用于接收模擬信號的模擬信號輸入模塊 與ADC模塊相連；模擬信號輸入模塊將輸入的單端模擬信號轉(zhuǎn)換為差分模擬信號發(fā)送給 ADC模塊，ADC模塊將外部模擬信號轉(zhuǎn)換成I路和Q路兩路數(shù)字信號接數(shù)字信號處理模塊 (II)。
3. 根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于：所述數(shù)字信號 處理模塊（Π )，包括PROM配置模塊，F(xiàn)PGA模塊；FPGA模塊與PROM配置模塊相連，高速模數(shù) 轉(zhuǎn)換模塊（I)中的ADC模塊與FPGA模塊相連，PROM配置模塊用于存儲(chǔ)FPGA模塊邏輯的固 化硬件程序，F(xiàn)PGA模塊在上電時(shí)從其中讀取數(shù)據(jù)進(jìn)行配置。
4. 根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于：所述海量數(shù)據(jù) 存儲(chǔ)模塊（ΠΙ)，包括由多個(gè)Flash芯片組成的Flash陣列，F(xiàn)lash陣列與FPGA模塊總線相 連進(jìn)行數(shù)據(jù)的寫入和讀取操作，F(xiàn)lash陣列存儲(chǔ)高速模數(shù)轉(zhuǎn)換模塊（I)中的ADC模塊輸出 的I路和Q路兩路數(shù)字信號，在掉電重新上電后無需再次重復(fù)進(jìn)行A/D轉(zhuǎn)換。
5. 根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于：所述高速數(shù)模 轉(zhuǎn)換模塊（IV)，包括DAC模塊，IQ正交調(diào)制模塊；DAC模塊與IQ正交調(diào)制模塊相連，數(shù)字信 號處理模塊（II)中的FPGA模塊與DAC模塊相連，DAC模塊將數(shù)字信號處理模塊（II)中的 FPGA模塊從海量數(shù)據(jù)存儲(chǔ)模塊（III)中讀出的數(shù)字信號轉(zhuǎn)換成I路和Q路兩路模擬信號， IQ正交調(diào)制模塊將DAC模塊輸出的I路和Q路兩路模擬信號進(jìn)行正交調(diào)制后輸出，模擬真 實(shí)的雷達(dá)信號。
6. 根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于：所述電源管理 和時(shí)鐘管理模塊（V)，包括電源管理模塊，時(shí)鐘管理模塊；電源管理模塊負(fù)責(zé)分配電源，電 源去耦以及為整個(gè)系統(tǒng)進(jìn)行供電；時(shí)鐘管理模塊為FPGA模塊的主時(shí)鐘和配置時(shí)鐘，ADC模 塊和DAC模塊的主時(shí)鐘，IQ正交調(diào)制模塊的調(diào)制頻率提供時(shí)鐘信號。
【文檔編號】G01S7/02GK104155630SQ201410388873
【公開日】2014年11月19日 申請日期:2014年8月8日 優(yōu)先權(quán)日:2014年8月8日
【發(fā)明者】史治國, 孫瑞雪, 陳積明 申請人:浙江大學(xué)