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      一種掃描測試鎖存器宏單元及掃描測試方法

      文檔序號:6247961閱讀:281來源:國知局
      一種掃描測試鎖存器宏單元及掃描測試方法
      【專利摘要】一種掃描測試鎖存器宏單元及掃描測試方法,本發(fā)明的掃描測試設(shè)計(jì)方法通過定制的掃描測試宏單元,并結(jié)合特殊的設(shè)計(jì)流程,能夠利用普通針對D觸發(fā)器的掃描測試設(shè)計(jì)方法產(chǎn)生針對鎖存器單元的基于結(jié)構(gòu)的ATPG測試向量,解決現(xiàn)有基于鎖存器設(shè)計(jì)的數(shù)字專用集成電路不易進(jìn)行可測性設(shè)計(jì)開發(fā),測試向量故障覆蓋率低,時(shí)序分析復(fù)雜的問題,大幅度提高了芯片測試的故障覆蓋率,保證了芯片測試的有效性和完備性,主要應(yīng)用于基于鎖存器設(shè)計(jì)的數(shù)字專用集成電路的測試向量開發(fā)。
      【專利說明】一種掃描測試鎖存器宏單元及掃描測試方法

      【技術(shù)領(lǐng)域】
      [0001] 本發(fā)明涉及一種掃描測試宏單元和掃描測試方法,特別是一種掃描測試鎖存器宏 單元和掃描測試方法,屬于半導(dǎo)體數(shù)字集成電路設(shè)計(jì)和測試領(lǐng)域,主要應(yīng)用于半導(dǎo)體數(shù)字 集成電路的結(jié)構(gòu)化測試過程。

      【背景技術(shù)】
      [0002] 隨著半導(dǎo)體數(shù)字集成電路的不斷發(fā)展和進(jìn)步,如何在合理的時(shí)間和成本開銷下, 對規(guī)模日益增長的百萬門級、千萬門級甚至更大規(guī)模的的數(shù)字集成電路進(jìn)行充分和有效的 測試,逐漸成為最困難而且耗時(shí)的設(shè)計(jì)任務(wù)之一。當(dāng)電路規(guī)模超過10萬門時(shí),手工編寫的 (面向功能的)測試向量的開發(fā)時(shí)間就會超過實(shí)際器件本身的設(shè)計(jì)時(shí)間。因此可測性設(shè)計(jì) 技術(shù)(Design For Test,DFT)逐漸受到工程師的重視和應(yīng)用。
      [0003] 掃描測試方法是DFT技術(shù)中非常重要的一項(xiàng)方法,該方法通過在設(shè)計(jì)過程中,將 所有時(shí)序元件(例如觸發(fā)器)替換為掃描時(shí)序元件,并將所有的掃描時(shí)序元件在測試時(shí)連 接成為一條"掃描鏈",使原本難以測試的時(shí)序電路在測試時(shí)表現(xiàn)出容易測試的組合邏輯的 特性,并且更方便使用電子設(shè)計(jì)自動化(Electronic Design Automation, EDA)工具完成 結(jié)構(gòu)化的自動測試向量生成(Automatic Test Pattern Generation, ATPG)。通過在普通 的數(shù)字時(shí)序電路中插入掃描鏈并且使用ATPG工具產(chǎn)生測試向量,不僅大幅度縮減了測試 開發(fā)的時(shí)間和人力,而且生成的結(jié)構(gòu)化的測試向量能夠針對特定的故障類型(例如固定故 障,Stuck-At Fault)達(dá)到極高的故障覆蓋率,可達(dá)95%甚至98%以上。這,時(shí)傳統(tǒng)的測試 向量開發(fā)遠(yuǎn)遠(yuǎn)無法達(dá)到的。
      [0004] 但是目前業(yè)界的可測性設(shè)計(jì)工具在實(shí)現(xiàn)掃描測試方法時(shí),主要面向的是沿觸發(fā)類 的時(shí)序元件(D觸發(fā)器),通過Mux-Scan的方法,在D觸發(fā)器的數(shù)據(jù)輸入端D端增加Mux多 路選擇器,用外部端口來控制在功能態(tài)和測試態(tài)時(shí),D觸發(fā)器的D端是正常的前級邏輯輸 出還是逐級串聯(lián)為掃描鏈中的前級D觸發(fā)器的輸出。目前業(yè)界針對D觸發(fā)器的掃描測試開 發(fā)已經(jīng)形成了非常成熟的流程,不僅有EDA供應(yīng)商提供成熟的掃描鏈集成工具、ATPG向量 生成工具和時(shí)序分析工具,各大工藝廠商也早已在其標(biāo)準(zhǔn)單元工藝庫中提供了定制好的掃 描D觸發(fā)器單元。
      [0005] 而對于采用鎖存器單元為主要的時(shí)序元件的電路來說則是另外一種情況。首先, 在目前主流的Mux-Scan設(shè)計(jì)方法學(xué)中,鎖存器單元的處理方式是通過控制端口的測試使 能信號使得鎖存器單元"透明化",減輕通過鎖存器單元造成的錯誤傳輸影響,但這種方式 無法檢測到鎖存器單元本身是否存在故障。此外,這種處理方式的前提考慮就是電路中的 時(shí)序元件是以D觸發(fā)器為主,個(gè)別鎖存器單元的"透明化"不會對整體的故障覆蓋率造成太 大影響。而當(dāng)一個(gè)數(shù)字電路的絕大部分,甚至是所有的時(shí)序元件都是由鎖存器單元構(gòu)成時(shí), 這種處理方式顯然是無法勝任對電路進(jìn)行有效測試的任務(wù)的。
      [0006] 其次,EDA供應(yīng)商目前提出的針對鎖存器單元的掃描測試方法學(xué),即基于電平敏 感掃描設(shè)計(jì)(Level Sensitive Scan Design, LSSD)方法的掃描測試方法學(xué)存在著較大的 不足,該方法通過為鎖存器增加一個(gè)從鎖存器(slave latch),并且增加兩個(gè)獨(dú)立時(shí)鐘的方 法,實(shí)現(xiàn)對原始鎖存器的替換,并形成掃描鏈。但該方法學(xué)存在兩方面的問題:第一,插入 掃描鏈后,功能態(tài)和時(shí)序態(tài)的分析變得極為復(fù)雜,對于后續(xù)設(shè)計(jì)中的時(shí)序分析、布局布線和 ATPG向量生成均有較大影響;第二,目前的EDA工具對于LSSD掃描方法實(shí)際上并沒有太好 的支持,工藝廠商也極少提供定制的LSSD鎖存器單元,實(shí)現(xiàn)起來難度較大。
      [0007] 基于上述考慮,針對基于鎖存器單元的數(shù)字集成電路設(shè)計(jì)(時(shí)序單元絕大部分或 者全部采用鎖存器單元的設(shè)計(jì)),需要一種既能夠利用現(xiàn)有Mux-Scan的EDA工具和工藝庫 單元完成掃描鏈插入,又能夠保證電路的故障覆蓋率的可測性設(shè)計(jì)方法。


      【發(fā)明內(nèi)容】

      [0008] 本發(fā)明的技術(shù)解決的問題是:克服現(xiàn)有的基于鎖存器的可測性設(shè)計(jì)方法在故障覆 蓋率和設(shè)計(jì)復(fù)雜度上的不足,提出了一種掃描測試鎖存器宏單元和掃描測試方法,該發(fā)明 針對鎖存器單元的Mux-Scan掃描測試,既可以利用現(xiàn)有的針對D觸發(fā)器單元的掃描測試方 法學(xué)和EDA工具,簡化設(shè)計(jì)流程,又可以保證極高的故障覆蓋率。
      [0009] 本發(fā)明的技術(shù)解決方案是:一種掃描測試鎖存器宏單兀,包括:兩個(gè)鎖存器、一個(gè) 反相器和兩個(gè)多路選擇器;
      [0010] 所述兩個(gè)鎖存器分別為測試鎖存器和功能鎖存器;兩個(gè)多路選擇器分別為第一多 路選擇器和第二多路選擇器;
      [0011] 第一多路選擇器的〇數(shù)據(jù)輸入端口與數(shù)據(jù)端口 D連接,1數(shù)據(jù)輸入端口與宏單元的 掃描輸入端口 SI連接,選擇輸入端口 Sl與宏單元的掃描使能端口 SE連接,數(shù)據(jù)輸出端口 Yl與測試鎖存器的輸入端口 Dl連接;
      [0012] 反相器的輸入端口與宏單元的時(shí)鐘輸入端口 CK連接,輸出端口與測試鎖存器的 鎖存控制信號輸入端口 Gl連接;
      [0013] 測試鎖存器的輸出端口 Ql與第二多路選擇器的1輸入端口連接,反相輸出端口 QNl浮空;
      [0014] 第二多路選擇器的0輸入端口與數(shù)據(jù)端口 D連接,選擇輸入端口 S2與宏單元的測 試模式控制信號端口 TM連接,數(shù)據(jù)輸出端口 Y2與功能鎖存器的輸入端口 D2連接;
      [0015] 功能鎖存器的鎖存控制信號輸入端口 G2與宏單元的時(shí)鐘輸入端口 CK連接,輸出 端口 Q2與宏單元的輸出端口 Q連接,反相輸出端口 QN2與宏單元的反相輸出端口 QN連接; [0016] 若TM = 0,第二多路選擇器輸出0輸入端口的數(shù)據(jù),而不輸出1輸入端口的數(shù)據(jù), 第一多路選擇器、反相器和測試鎖存器對掃描測試鎖存器宏單元的輸出無作用,功能鎖存 器工作,掃描輸入端口 SI和掃描使能端口 SE對掃描測試鎖存器宏單兀的輸出無作用,掃描 測試鎖存器宏單元等效于單個(gè)鎖存器;
      [0017] 若TM= 1,第二多路選擇器輸出1輸入端口的數(shù)據(jù),而不輸出0輸入端口的數(shù)據(jù), 測試鎖存器的輸出端口 Ql與功能鎖存器的輸入端D2連接,掃描測試鎖存器宏單兀的輸入 時(shí)鐘信號為低電平時(shí),測試鎖存器有效輸出;掃描測試鎖存器宏單元的輸入時(shí)鐘信號為高 電平時(shí),功能鎖存器有效輸出,掃描測試鎖存器宏單元等效于一個(gè)帶數(shù)據(jù)輸入選擇端的掃 描D觸發(fā)器。
      [0018] 所述TM = 0時(shí),包含掃描測試鎖存器宏單元的電路處于功能態(tài);TM = 1時(shí),包含 掃描測試鎖存器宏單元的電路處于測試態(tài)。
      [0019] 一種基于掃描測試鎖存器宏單元的掃描測試方法,其特征在于步驟如下:
      [0020] (1)將掃描測試鎖存器宏單元映射到掃描測試電路目標(biāo)工藝的工藝庫,即db庫和 自動測試向量生成庫,即dft庫中;
      [0021] (2)采用包含鎖存器單元的db庫進(jìn)行邏輯綜合,得到邏輯綜合后的掃描測試電路 網(wǎng)表;所述邏輯綜合是將掃描測試電路原始代碼映射為與db庫相對應(yīng)的掃描測試電路網(wǎng) 表;
      [0022] (3)將步驟⑵中得到的掃描測試電路網(wǎng)表進(jìn)行文本替換,具體為:將掃描測試電 路網(wǎng)表中所有的鎖存器單元替換為D觸發(fā)器單元;
      [0023] (4)利用步驟(3)中文本替換后的掃描測試電路網(wǎng)表進(jìn)行掃描鏈插入,得到掃描 鏈插入后的掃描測試電路網(wǎng)表;
      [0024] (5)將步驟(4)中掃描鏈插入后的掃描測試電路網(wǎng)表進(jìn)行文本替換,得到包含掃 描測試鎖存器宏單兀的掃描測試電路網(wǎng)表;具體為:將掃描鏈插入過程中產(chǎn)生的掃描D觸 發(fā)器單元替換為掃描測試鎖存器宏單元,并將掃描測試鎖存器宏單元的掃描使能端口 SE 與掃描測試電路的掃描使能輸入端口連接,將掃描測試鎖存器宏單元的測試模式控制信號 TM與掃描測試電路的測試模式控制信號連接;
      [0025] (6)利用步驟(5)中包含掃描測試鎖存器宏單元的掃描測試電路網(wǎng)表,采用步驟 (1)中包含掃描測試鎖存器宏單元的db庫進(jìn)行掃描測試電路的布局布線、時(shí)序分析、功能 仿真和時(shí)序仿真,并利用步驟(1)中包含掃描測試鎖存器宏單元的dft庫產(chǎn)生自動測試向 量,即ATPG測試向量;
      [0026] (7)利用步驟(6)中得到的掃描測試電路和ATPG測試向量進(jìn)行掃描測試電路的掃 描測試。
      [0027] 本發(fā)明與現(xiàn)有技術(shù)相比有益效果為:
      [0028] (1)本發(fā)明中的方法在現(xiàn)有基本單元的基礎(chǔ)上,通過將兩個(gè)鎖存器、一個(gè)反相器和 兩個(gè)多路選擇器結(jié)合到一起,構(gòu)成一種特殊的結(jié)構(gòu),即掃描測試鎖存器宏單元。該宏單元的 輸入端口包括:數(shù)據(jù)端口 D,掃描使能端口 SE,掃描輸入端口 SI,測試模式控制信號端口 TM, 時(shí)鐘輸入端口 CK ;輸出端口包括:輸出端口 Q,反相輸出端口 QN。
      [0029] (2)本發(fā)明中的方法所構(gòu)成的掃描測試鎖存器宏單元具有兩種工作狀態(tài),在TM = 0時(shí),包含掃描測試鎖存器宏單兀的電路處于功能態(tài);TM = 1時(shí),包含掃描測試鎖存器宏單 元的電路處于測試態(tài)。在功能態(tài)時(shí),宏單元等價(jià)于鎖存器,電路結(jié)構(gòu)與插入掃描鏈前的電路 結(jié)構(gòu)完全一致;在測試態(tài)時(shí),宏單元等價(jià)于掃描D觸發(fā)器,使得電路在掃描鏈插入和ATPG生 成過程中是針對D觸發(fā)器開展的。
      [0030] (3)本發(fā)明中的方法使得在掃描鏈插入和ATPG生成過程中是針對D觸發(fā)器開展 的,相比于目前針對鎖存器的LSSD方法,其設(shè)計(jì)工具、設(shè)計(jì)流程非常成熟,自動化程度高, 工藝廠商的支持更好,并且布局布線后的測試態(tài)時(shí)序分析更加精確,運(yùn)行速度更快,而LSSD 可測性設(shè)計(jì)方法在測試態(tài)增加了一倍的鎖存器單元,不同工具之間的兼容性差,自動化程 度低,時(shí)序分析和布局布線難度均較大;
      [0031] (4)本發(fā)明中的方法在測試效率上相比于傳統(tǒng)的基于鎖存器設(shè)計(jì)通過功能仿真 向量開發(fā)測試向量的方法,或直接基于Mux-Scan的可測性設(shè)計(jì)方法,其故障覆蓋率大大提 高,可達(dá)95 %甚至98 %以上,顯著提高了測試質(zhì)量,減小了測試逃逸率。

      【專利附圖】

      【附圖說明】
      [0032] 圖1是本發(fā)明實(shí)現(xiàn)基于鎖存器的掃描測試設(shè)計(jì)方法的設(shè)計(jì)流程;
      [0033] 圖2是本發(fā)明完成宏單元等效替換的原理圖;
      [0034] 圖3是本發(fā)明定制宏單元在不同模式下的等效電路;
      [0035] 圖4是本發(fā)明的全流程等效性說明。

      【具體實(shí)施方式】 [0036]
      [0037] 如圖1所示,本發(fā)明的實(shí)現(xiàn)過程是首先定義一個(gè)普通鎖存器單元的等效掃描測試 宏單元模型,其特征在于包括:兩個(gè)鎖存器、一個(gè)反相器和兩個(gè)多路選擇器;
      [0038] 所述兩個(gè)鎖存器分別為測試鎖存器和功能鎖存器;兩個(gè)多路選擇器分別為第一多 路選擇器和第二多路選擇器;
      [0039] 第一多路選擇器的0數(shù)據(jù)輸入端口(即第一數(shù)據(jù)輸入端口)與數(shù)據(jù)端口 D連接, 1數(shù)據(jù)輸入端口(即第二數(shù)據(jù)輸入端口)與宏單元的掃描輸入端口 SI連接,選擇輸入端口 Sl與宏單元的掃描使能端口 SE連接,數(shù)據(jù)輸出端口 Yl與測試鎖存器的輸入端口 Dl連接;
      [0040] 反相器的輸入端口與宏單元的時(shí)鐘輸入端口 CK連接,輸出端口與測試鎖存器的 鎖存控制信號輸入端口 Gl連接;
      [0041] 測試鎖存器的輸出端口 Ql與第二多路選擇器的1輸入端口連接,反相輸出端口 QNl浮空;
      [0042] 第二多路選擇器的0輸入端口與數(shù)據(jù)端口 D連接,選擇輸入端口 S2與宏單元的測 試模式控制信號TM連接,數(shù)據(jù)輸出端口 Y2與功能鎖存器的輸入端口 D2連接;
      [0043] 功能鎖存器的鎖存控制信號輸入端口 G2與宏單元的時(shí)鐘輸入端口 CK連接,輸出 端口 Q2與宏單元的輸出端口 Q連接,反相輸出端口 QN2與宏單元的反相輸出端口 QN連接;
      [0044] 若TM = 0,第二多路選擇器輸出0輸入端口的數(shù)據(jù),而不輸出1輸入端口的數(shù)據(jù), 第一多路選擇器、反相器和測試鎖存器對掃描測試鎖存器宏單元的輸出無作用,功能鎖存 器工作,掃描輸入端口 SI和掃描使能端口 SE對掃描測試鎖存器宏單兀的輸出無作用,掃描 測試鎖存器宏單元等效于單個(gè)鎖存器;包含掃描測試鎖存器宏單元的電路處于功能態(tài);
      [0045] 若TM= 1,第二多路選擇器輸出1輸入端口的數(shù)據(jù),而不輸出0輸入端口的數(shù)據(jù), 測試鎖存器的輸出端口 Ql與功能鎖存器的輸入端D2連接,掃描測試鎖存器宏單兀的輸入 時(shí)鐘信號為低電平時(shí),測試鎖存器有效輸出;掃描測試鎖存器宏單元的輸入時(shí)鐘信號為高 電平時(shí),功能鎖存器有效輸出,掃描測試鎖存器宏單元等效于一個(gè)帶數(shù)據(jù)輸入選擇端的掃 描D觸發(fā)器;包含掃描測試鎖存器宏單兀的電路處于測試態(tài)。
      [0046] 如圖2所示,本發(fā)明的實(shí)現(xiàn)過程是首先掃描測試鎖存器宏單元映射到掃描測試電 路目標(biāo)工藝的工藝庫,即db庫和自動測試向量生成庫,即dft庫中;其次采用包含鎖存器單 元的db庫進(jìn)行邏輯綜合,得到邏輯綜合后的掃描測試電路網(wǎng)表;第三,通過Vim軟件將邏輯 綜合后的掃描測試電路網(wǎng)表中進(jìn)行文本替換,具體為:將邏輯綜合后的掃描測試電路網(wǎng)表 中的鎖存器單元替換為D觸發(fā)器單元;第四,采用DFT工具將替換為D觸發(fā)器后的掃描測試 電路網(wǎng)表進(jìn)行掃描測試設(shè)計(jì),插入掃描鏈結(jié)構(gòu),此時(shí)所有的D觸發(fā)器單元均已替換為掃描D 觸發(fā)器單元,得到掃描鏈插入后的掃描測試電路網(wǎng)表;第五,再次通過Vim軟件將插入掃描 鏈后的掃描測試電路網(wǎng)表進(jìn)行文本替換,得到包含掃描測試鎖存器宏單元的掃描測試電路 網(wǎng)表,具體為:將插入掃描鏈后的掃描測試電路網(wǎng)表中的掃描D觸發(fā)器單兀替換為掃描測 試鎖存器宏單元,并將掃描測試鎖存器宏單元的掃描使能端口 SE與掃描測試電路的掃描 使能輸入端口連接,將掃描測試鎖存器宏單元的測試模式控制信號TM與掃描測試電路的 測試模式控制信號連接;第六,利用包含掃描測試鎖存器宏單元的db庫完成布局布線、形 式驗(yàn)證、時(shí)序分析、功能仿真和時(shí)序仿真,并形成包含掃描測試鎖存器宏單元的掃描測試電 路;第七,利用ATPG工具和dft庫針對包含掃描測試鎖存器宏單元的掃描測試電路,產(chǎn)生 最終的結(jié)構(gòu)化ATPG測試向量,用于高故障覆蓋率的掃描測試。
      [0047] 如圖3所示,在整個(gè)設(shè)計(jì)過程中,共計(jì)進(jìn)行了 2次文本替換和1次插入掃描鏈結(jié)構(gòu) 的操作。在完成第二次文本替換操作,即掃描測試鎖存器宏單元替換完成后,可以通過外部 全局掃描控制信號控制被測電路處于功能態(tài)還是測試態(tài)。當(dāng)外部全局掃描控制信號端口接 低電平時(shí),宏單元實(shí)現(xiàn)鎖存器的功能,即功能態(tài)與原始網(wǎng)表設(shè)計(jì)完全等價(jià);當(dāng)外部全局掃描 控制信號端口接高電平時(shí),宏單元作為掃描D觸發(fā)器完成掃描鏈測試功能,且外部全局掃 描控制信號端口與可測性設(shè)計(jì)時(shí)的測試模式信號復(fù)用同一管腳,完全不影響生成ATPG向 量。
      [0048] 如圖4所示,本發(fā)明的掃描測試鎖存器宏單元在掃描測試電路中等效替代不能進(jìn) 行掃描測試的電路中的鎖存器,但是除了時(shí)鐘輸入端口 G、數(shù)據(jù)輸入端口 D、數(shù)據(jù)輸出端口 Q 和反相數(shù)據(jù)輸出端口 QN之外,又增加了三個(gè)端口,包括掃描輸入端口 SI、掃描使能端口 SE 和測試模式控制信號端口 TM。該宏單元包括正常的功能鎖存器,測試鎖存器,選擇數(shù)據(jù)通路 的兩級多路選擇器,以及一個(gè)使兩級鎖存器時(shí)鐘反相的反相器。第一多路選擇器和第二多 路選擇器的選擇端分別連接掃描使能端口 SE和測試模式控制信號端口 TM。
      [0049] 如表1所示,掃描測試鎖存器宏單元的真值表分為兩部分,當(dāng)TM = 0時(shí),實(shí)現(xiàn)普通 鎖存器的功能,在CK為高時(shí)鎖存器處于"透明"狀態(tài),在CK為低時(shí)鎖存器保持之前的狀態(tài); 當(dāng)TM = 1時(shí),實(shí)現(xiàn)掃描D觸發(fā)器的功能,此時(shí)已由電平敏感時(shí)序元件變?yōu)檠孛舾袝r(shí)序元件, 當(dāng)SE端為0時(shí),在CK上升沿時(shí)采樣數(shù)據(jù)輸入端D的值并輸出到輸出端Q和QN,當(dāng)SE端為 1時(shí),在CK上升沿采樣掃描輸入端SI的值并輸出到輸出端Q和QN,在無CK上升沿時(shí)保存 之前的狀態(tài)。
      [0050] 表1掃描測試鎖存器宏單兀真值表
      [0051] TM = O 功能態(tài)
      [0052]

      【權(quán)利要求】
      1. 一種掃描測試鎖存器宏單元,其特征在于包括:兩個(gè)鎖存器、一個(gè)反相器和兩個(gè)多 路選擇器; 所述兩個(gè)鎖存器分別為測試鎖存器和功能鎖存器;兩個(gè)多路選擇器分別為第一多路選 擇器和第二多路選擇器; 第一多路選擇器的0數(shù)據(jù)輸入端口與數(shù)據(jù)端口 D連接,1數(shù)據(jù)輸入端口與宏單元的掃 描輸入端口 SI連接,選擇輸入端口 S1與宏單元的掃描使能端口 SE連接,數(shù)據(jù)輸出端口 Y1 與測試鎖存器的輸入端口 D1連接; 反相器的輸入端口與宏單元的時(shí)鐘輸入端口 CK連接,輸出端口與測試鎖存器的鎖存 控制信號輸入端口 G1連接; 測試鎖存器的輸出端口 Q1與第二多路選擇器的1輸入端口連接,反相輸出端口 QN1浮 空; 第二多路選擇器的〇輸入端口與數(shù)據(jù)端口 D連接,選擇輸入端口 S2與宏單元的測試模 式控制信號端口 TM連接,數(shù)據(jù)輸出端口 Y2與功能鎖存器的輸入端口 D2連接; 功能鎖存器的鎖存控制信號輸入端口 G2與宏單元的時(shí)鐘輸入端口 CK連接,輸出端口 Q2與宏單元的輸出端口 Q連接,反相輸出端口 QN2與宏單元的反相輸出端口 QN連接; 若TM = 0,第二多路選擇器輸出0輸入端口的數(shù)據(jù),而不輸出1輸入端口的數(shù)據(jù),第一 多路選擇器、反相器和測試鎖存器對掃描測試鎖存器宏單元的輸出無作用,功能鎖存器工 作,掃描輸入端口 SI和掃描使能端口 SE對掃描測試鎖存器宏單兀的輸出無作用,掃描測試 鎖存器宏單元等效于單個(gè)鎖存器; 若TM = 1,第二多路選擇器輸出1輸入端口的數(shù)據(jù),而不輸出0輸入端口的數(shù)據(jù),測 試鎖存器的輸出端口 Q1與功能鎖存器的輸入端D2連接,掃描測試鎖存器宏單兀的輸入時(shí) 鐘信號為低電平時(shí),測試鎖存器有效輸出;掃描測試鎖存器宏單元的輸入時(shí)鐘信號為高電 平時(shí),功能鎖存器有效輸出,掃描測試鎖存器宏單元等效于一個(gè)帶數(shù)據(jù)輸入選擇端的掃描D 觸發(fā)器。
      2. 根據(jù)權(quán)利要求1所述的一種掃描測試鎖存器宏單元,其特征在于:所述TM = 0時(shí), 包含掃描測試鎖存器宏單元的電路處于功能態(tài);TM = 1時(shí),包含掃描測試鎖存器宏單元的 電路處于測試態(tài)。
      3. -種基于權(quán)利要求1中掃描測試鎖存器宏單元的掃描測試方法,其特征在于步驟如 下: (1) 將掃描測試鎖存器宏單元映射到掃描測試電路目標(biāo)工藝的工藝庫,即db庫和自動 測試向量生成庫,即dft庫中; (2) 采用包含鎖存器單元的db庫進(jìn)行邏輯綜合,得到邏輯綜合后的掃描測試電路網(wǎng) 表;所述邏輯綜合是將掃描測試電路原始代碼映射為與db庫相對應(yīng)的掃描測試電路網(wǎng)表; (3) 將步驟(2)中得到的掃描測試電路網(wǎng)表進(jìn)行文本替換,具體為:將掃描測試電路網(wǎng) 表中所有的鎖存器單元替換為D觸發(fā)器單元; (4) 利用步驟(3)中文本替換后的掃描測試電路網(wǎng)表進(jìn)行掃描鏈插入,得到掃描鏈插 入后的掃描測試電路網(wǎng)表; (5) 將步驟(4)中掃描鏈插入后的掃描測試電路網(wǎng)表進(jìn)行文本替換,得到包含掃描測 試鎖存器宏單兀的掃描測試電路網(wǎng)表;具體為:將掃描鏈插入過程中產(chǎn)生的掃描D觸發(fā)器 單元替換為掃描測試鎖存器宏單元,并將掃描測試鎖存器宏單元的掃描使能端口 SE與掃 描測試電路的掃描使能輸入端口連接,將掃描測試鎖存器宏單元的測試模式控制信號TM 與掃描測試電路的測試模式控制信號連接; (6) 利用步驟(5)中包含掃描測試鎖存器宏單元的掃描測試電路網(wǎng)表,采用步驟(1) 中包含掃描測試鎖存器宏單元的db庫進(jìn)行掃描測試電路的布局布線、時(shí)序分析、功能仿真 和時(shí)序仿真,并利用步驟(1)中包含掃描測試鎖存器宏單元的dft庫產(chǎn)生自動測試向量,即 ATPG測試向量; (7) 利用步驟(6)中得到的掃描測試電路和ATPG測試向量進(jìn)行掃描測試電路的掃描測 試。
      【文檔編號】G01R31/317GK104375078SQ201410637934
      【公開日】2015年2月25日 申請日期:2014年11月6日 優(yōu)先權(quán)日:2014年11月6日
      【發(fā)明者】喻賢坤, 趙元富, 文治平, 袁大威, 姜爽, 袁超, 王莉, 樊旭, 彭斌 申請人:北京時(shí)代民芯科技有限公司, 北京微電子技術(shù)研究所
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