基于fpga的等精度頻率測試系統(tǒng)的制作方法
【專利摘要】本實用新型公開了一種基于FPGA的等精度頻率測試系統(tǒng)，該系統(tǒng)通過對外部標準時鐘信號進行分頻，得到預置閘門信號后，進一步得到實際閘門信號；對外部待測信號和標準時鐘信號的上升沿進行計數(shù)，以便得到在實際閘門信號內(nèi)外部待測信號和標準時鐘信號的周期數(shù)；根據(jù)得到的周期數(shù)以及標準時鐘信號的頻率，計算得到被測信號的頻率，最后將被測信號的頻率送至數(shù)碼管顯示。該系統(tǒng)不僅可以獲得很高的頻率測量精度，而且可以使頻率的測量精度基本相等。
【專利說明】基于FPGA的等精度頻率測試系統(tǒng)

【技術(shù)領域】
[0001]本實用新型涉及頻率測試系統(tǒng)，尤其涉及一種基于FPGA的等精度頻率測試系統(tǒng)。

【背景技術(shù)】
[0002]在工控系統(tǒng)中，經(jīng)常需要測量各種信號的頻率?，F(xiàn)有的頻率計主要有兩種測量方法:一種是直接測頻法，該方法是將被測頻率信號經(jīng)脈沖整形電路處理后加到閘門的一個輸入端，只有在閘門開通時間T內(nèi)，被計數(shù)的脈沖送到十進制計數(shù)器進行計數(shù)。設計數(shù)器的值為N，則可得到被測信號頻率為f=N/T，這種測量方法在低頻段的相對誤差較大，即在低頻段不能滿足設計精度的要求；另一種是組合測頻法，指在高頻時采用直接測頻法，低頻段時采用直接測量周期法測信號的周期，然后換算成頻率。這種方法可以在一定程度上彌補直接測頻法的不足，但是難以確定最佳分測點，且各種頻率的待測信號的測量精度相差較大。
實用新型內(nèi)容
[0003]本實用新型要解決的技術(shù)問題是:提供一種基于FPGA的等精度頻率測試系統(tǒng)，其不僅可以獲得很高的頻率測量精度，而且可以使頻率的測量精度基本相等。
[0004]一種基于FPGA的等精度頻率測試系統(tǒng)，包括基于FPGA的分頻模塊1、分頻模塊
I1、D觸發(fā)器、計數(shù)器1、計數(shù)器I1、鎖存器1、鎖存器II和測頻計算模塊，分頻模塊I和分頻模塊II的輸入端均與標準時鐘信號連接，分頻模塊I輸出的預置閘門信號和分頻模塊II輸出的二倍頻的預置閘門信號分別經(jīng)非門后連接二輸入與門的輸入端；所述預置閘門信號與D觸發(fā)器的數(shù)據(jù)輸入端連接，待測信號連接D觸發(fā)器的時鐘輸入端，D觸發(fā)器的輸出端同時與計數(shù)器I和計數(shù)器II的使能端連接，計數(shù)器I和計數(shù)器II的清零端均和與門的輸出端連接，計數(shù)器I的時鐘端與標準時鐘信號連接，計數(shù)器II的時鐘端與待測信號連接；計數(shù)器I和計數(shù)器II的輸出端分別連接鎖存器I和鎖存器II，鎖存器I和鎖存器II的輸出端與測頻計算模塊相連，測頻計算模塊將計算出的頻率輸出至數(shù)碼管。
[0005]所述計數(shù)器I和計數(shù)器II均為32位的計數(shù)器。所述數(shù)碼管為9個8段數(shù)碼管。計數(shù)器I和計數(shù)器II對輸入時鐘計數(shù)，輸出32位的數(shù)字量；測頻計算模塊輸入兩路32位的數(shù)字量，計算得到頻率，并將結(jié)果輸出到段數(shù)碼管上.
[0006]假定標準時鐘信號頻率為
fs,待測信號頻率為龍；一次實際閘門時間內(nèi)，對標準時鐘信號的計數(shù)值為尋，對被測信號的計數(shù)值為AT1 ;那么可得被測信號頻率/i
[0007]下面計算以上測頻方法的頻率精度。
[0008]若所測頻率值為尤，其真實值為尤，標準頻率為>€，一次測量中，由于尤計數(shù)的起始和停止時間都是由該信號的上跳沿觸發(fā)的，因此在實際閘門時間內(nèi)對尤的計數(shù)見


fyiN
無誤差，在此時間內(nèi)的計數(shù)死最多相差一個脈沖，即AeSl，則相對誤差iAf ? I f - f I Ae II
g =< 設計上，由于如等于ο或1，則頻率測量的相對誤差為0或
L.L.NsK
如果Ae為O，那么就要求實際閘門信號周期正好是標準時鐘信號周期的整數(shù)倍，頻率測量的相對誤差為O ;但絕大多數(shù)情況是實際閘門信號周期并不是標準時鐘信號周期的整數(shù)倍，
此時頻率測量的相對誤差為y。另一方面，由于標準時鐘頻率很高,因此很大，?|Γ趨近于
O，所以這種測量方法不僅測量精度高，而且可以認為是一種等精度測量方法。
[0009]本實用新型帶來的有益效果為:該系統(tǒng)不僅可以獲得很高的頻率測量精度，而且可以使頻率的測量精度基本相等。采用此方法測試信號頻率，相對測量誤差與被測信號頻率的高低無關，通過增大閘門時間或標準時鐘頻率可以增大死,從而減少測量誤差，提高測量精度。由于測量精度與實際閘門寬度和標準頻率有關，與被測信號的頻率基本無關，故在預置閘門和實際閘門時間相同而被測信號頻率不同的情況下，等精度測量法的測量精度基本不變。

【專利附圖】

【附圖說明】
[0010]圖1是系統(tǒng)產(chǎn)生的各種信號的波形圖；
[0011]圖2是實施例中FPGA系統(tǒng)的電路圖。

【具體實施方式】
[0012]下面結(jié)合附圖及具體實施例對本實用新型作進一步的詳細說明。
[0013]如圖1、圖2所示，為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實例僅僅用以解釋本實用新型，并不用于限制本實用新型。
[0014]我們以待測信號的頻率為0.1Hz?99999999.9Hz進行說明，那么系統(tǒng)需要選用9個8段數(shù)碼管；系統(tǒng)選用FPGA芯片EP2C8Q208C8為控制核心，F(xiàn)PGA芯片EP2C8Q208C8外接電源芯片，復位芯片，配置電路和EEPROM等芯片，完成FPGA最小系統(tǒng)的設計，使FPGA芯片EP2C8Q208C8可正常工作。
[0015]晶振電路產(chǎn)生50MHz的標準時鐘信號，該信號通過一個I/O 口輸入FPGA芯片EP2C8Q208C8，外部待測信號通過一個I/O 口輸入FPGA芯片EP2C8Q208C8。
[0016]輸入FPGA芯片EP2C8Q208C8的50MHz標準時鐘信號首先經(jīng)過分頻模塊I，進行100000000分頻，得到占空比為50%，頻率為0.5Hz的時鐘信號，作為預置閘門信號，該信號的高電平和低電平持續(xù)時間均為Is。
[0017]輸入FPGA芯片EP2C8Q208C8的50MHz標準時鐘信號首先經(jīng)過分頻模塊II，進行50000000分頻，得到占空比為50%，頻率為IHz的時鐘信號，該信號的高電平和低電平持續(xù)時間均為0.5s。
[0018]以上兩個信號經(jīng)過非門后輸入二輸入與門進行與操作，得到計數(shù)器I和計數(shù)器II
所需的清零信號。
[0019]預置閘門信號連接D觸發(fā)器的時鐘輸入端D，待測頻率信號連接D觸發(fā)器的時鐘輸入端CLK，D觸發(fā)器的輸出信號就作為實際閘門信號，該信號的高電平持續(xù)時間恰好是待測信號周期的整數(shù)倍。
[0020]實際閘門信號同時作為計數(shù)器I和計數(shù)器II的使能信號，上面產(chǎn)生的清零信號同時作為計數(shù)器I和計數(shù)器II的清零信號，標準時鐘信號作為計數(shù)器I的時鐘輸入信號，待測信號作為計數(shù)器II的時鐘輸入信號。
[0021]計數(shù)器I的輸出端得到在實際閘門信號高電平持續(xù)時間內(nèi)標準頻率信號的周期數(shù)，這個數(shù)據(jù)存在±1的誤差；該輸出信號作為鎖存器I的輸入。
[0022]計數(shù)器II的輸出端得到在實際閘門信號高電平持續(xù)時間內(nèi)待測信號的周期數(shù)，這個數(shù)據(jù)不存在誤差；該輸出信號作為鎖存器II的輸入。
[0023]測量模塊輸入鎖存器I和鎖存器II的輸出值，并計算得到待測信號的頻率，計算結(jié)果為9位,小數(shù)點后保留I位，即十分位、個位、十位、百位、千位、萬位、十萬位、百萬位和千萬位；每I位用8位數(shù)字兩表示，每I位的8位數(shù)字兩輸出到對應的數(shù)碼管的段引腳上。
[0024]9個數(shù)碼管分別表示十分位、個位、十位、百位、千位、萬位、十萬位、百萬位和千萬位，均采用共陰極連接，共陰極引腳直接接地，每個數(shù)碼管的8個段引腳接到來自FPGA的8位數(shù)字兩信號后，直接顯示該數(shù)字。
[0025]假定待測信號周期為10s，頻率為0.1Hz，那么實際閘門時間為10s，對被測信號的計數(shù)值為乂 =1 ;對標準時鐘信號的計數(shù)值為Ari=SxlCf,那么可得被測信號頻率 fxN
fx = jj =0.1Hz,相對誤差為O。
[0026]假定待測信號周期為0.011s，頻率近似為90.9Hz，那么實際閘門時間為1.0Ols,
對被測信號的計數(shù)值為Wr =91 ;對標準時鐘信號的計數(shù)值為，那么可得被測
fxN
信號頻率/i90.9Hz，相對誤差為O。
[0027]假定待測信號周期為0.001s，頻率為1000Hz，那么實際閘門時間為ls，對被測信號的計數(shù)值為\=1000，對標準時鐘信號的計數(shù)值為現(xiàn).=303€#，可得被測信號頻率
/Xi^r
Zr = -^￡ =1000Hz，相對誤差也為O。
[0028]假定待測信號周期為0.000000023s，頻率近似為43378260.9Hz，那么實際閘門時間為1.000000003s,該值不是標準是時鐘信號周期的整數(shù)倍。此時，對被測信號的計數(shù)值為^ =43478261，對標準時鐘信號的計數(shù)值為



f xjl/
N = 5 O000001xl0^ ^ ' 'J' W ^w 43478260.1Hz，則相對誤差為
# = ?^433=^2"^0-0000°醒，雜近似等于I微小的差別是由于計算中四佘五入的原因。
[0029]假定待測信號周期為0.000000010101s,那么實際閘門時間為1.000000003s,
該值不是標準是時鐘信號周期的整數(shù)倍。此時，對被測信號的計數(shù)值為JVr =43478261，f XjW
對標準時鐘信號的計數(shù)值為# = 5O000001x10^那么可符.被測信號頻率Λ4347Η260.1llz,]l[廣久:卩小被側(cè)?,?的頻中.為/? = 0Q0J00023 =4337826°.9Hz，則相對誤差為?，》」=*柳78^=^2601 ?0 00000002,該?ι1[近似等于-j-，微小的差別是由于計算中四佘五入的原因。
[0030]盡管圖2中給出的硬件框圖只使用了 9個數(shù)碼管，所顯示的最大頻率為99999999.9Hz。實際上該方法適合更高的頻率測量，下面以10MHz進行說明。
[0031]假定待測信號周期為0.00000001s，頻率為100000000Hz=100MHz，那么實際閘門時間為ls，對被測信號的計數(shù)值為馬=100000000，對標準時鐘信號的計數(shù)值為=Sxltf，

f XjW
那么可得被測信號頻率.Λ =^γ2=100000000Ηζ=100ΜΗζ，相對誤差也為O。
【權(quán)利要求】
1.一種基于FPGA的等精度頻率測試系統(tǒng)，包括計數(shù)器1、計數(shù)器II和測頻計算模塊，其特征在于:還包括基于FPGA的分頻模塊1、分頻模塊I1、D觸發(fā)器、鎖存器I和鎖存器II ； 分頻模塊I和分頻模塊II的輸入端均與標準時鐘信號連接，分頻模塊I輸出的預置閘門信號和分頻模塊II輸出的二倍頻的預置閘門信號分別經(jīng)非門后連接二輸入與門的輸入端; 所述預置閘門信號與D觸發(fā)器的數(shù)據(jù)輸入端連接，待測信號連接D觸發(fā)器的時鐘輸入端，D觸發(fā)器的輸出端同時與計數(shù)器I和計數(shù)器II的使能端連接，計數(shù)器I和計數(shù)器II的清零端均和與門的輸出端連接，計數(shù)器I的時鐘端與標準時鐘信號連接，計數(shù)器II的時鐘端與待測信號連接； 計數(shù)器I和計數(shù)器II的輸出端分別連接鎖存器I和鎖存器II，鎖存器I和鎖存器II的輸出端與測頻計算模塊相連，測頻計算模塊將計算出的頻率輸出至數(shù)碼管。
2.根據(jù)權(quán)利要求2所述的基于FPGA的等精度頻率測試系統(tǒng)，其特征在于:所述計數(shù)器I和計數(shù)器II均為32位的計數(shù)器。
3.根據(jù)權(quán)利要求2所述的基于FPGA的等精度頻率測試系統(tǒng)，其特征在于:所述數(shù)碼管為9個8段數(shù)碼管。
【文檔編號】G01R23/10GK203929885SQ201420110072
【公開日】2014年11月5日 申請日期:2014年3月12日 優(yōu)先權(quán)日:2014年3月12日
【發(fā)明者】張海濤, 張亮亮, 葉宇程, 李曉強 申請人:河南科技大學