—種基于fpga的s模式二次雷達解碼器的制造方法
【專利摘要】本實用新型涉及一種基于FPGA的S模式二次雷達解碼器，包括功率相位處理電路，其輸入端與接收機的三路中頻信號輸出端相連，其輸出端與脈沖處理電路的輸入端相連，脈沖處理電路的輸出端分別與S模式解碼電路、二次雷達常規(guī)模式解碼電路的輸入端相連，S模式解碼電路、二次雷達常規(guī)模式解碼電路的輸出端均與點航跡處理器的輸入端相連。本實用新型所有的模塊全部在一片可編程門陣列FPGA控制器中完成，充分利用FPGA控制器高速、高性能、并行處理的特點，提高了雷達處理的效率，具有結(jié)構(gòu)緊湊，穩(wěn)定性高，處理速度快，實現(xiàn)靈活等優(yōu)點。
【專利說明】一種基于FPGA的S模式二次雷達解碼器

【技術(shù)領(lǐng)域】
[0001] 本實用新型涉及航空交通管制監(jiān)視雷達【技術(shù)領(lǐng)域】，尤其是一種基于FPGA的S模式 二次雷達解碼器。

【背景技術(shù)】
[0002] S模式二次雷達，為航空交通管制（ATC)提供了監(jiān)視與數(shù)據(jù)鏈接能力。常規(guī)二次雷 達的航空器識別碼（A碼）只有4096個可以分配，而S模式飛機通過24位的飛機地址編碼 成2S = 1677'7216個代碼，有效解決了飛機代碼資源短缺的問題。每架飛機都分配唯一的 24位地址，通過點名詢問時，飛機應(yīng)答機將進行地址一致性校驗，只有詢問地址與應(yīng)答機 地址相同時才做出應(yīng)答，以便飛機的應(yīng)答脈沖不重疊，由此有效降低同步串擾（GARBLE)。
[0003]目前S模式二次雷達編碼器主要采用FPGA+DSP的方案，F(xiàn)PGA做S模式解碼的預(yù) 處理，然后需要將數(shù)據(jù)傳入DSP做進一步的處理。FPGA器件在性能、密度和功耗上都有顯著 的進步，已廣泛應(yīng)用于各種信號處理領(lǐng)域，使得構(gòu)造的數(shù)字信號處理系統(tǒng)能夠保持基于軟 件的解決方案的靈活性，與DSP相比成本優(yōu)勢明顯。S模式二次雷達編解碼器可以完全在 FPGA中完成，無需利用價格昂貴的DSP芯片。 實用新型內(nèi)容
[0004] 本實用新型的目的在于提供一種充分利用FPGA的高速、并行處理、成本低和性能 穩(wěn)定的特性，無需DSP，且減少了FPGA與DSP之間的收發(fā)接口模塊的基于FPGA的S模式二 次雷達解碼器。
[0005] 為實現(xiàn)上述目的，本實用新型采用了以下技術(shù)方案：一種基于FPGA的S模式二次 雷達解碼器，包括功率相位處理電路，其輸入端與接收機的三路中頻信號輸出端相連，其輸 出端與脈沖處理電路的輸入端相連，脈沖處理電路的輸出端分別與S模式解碼電路、二次 雷達常規(guī)模式解碼電路的輸入端相連，S模式解碼電路、二次雷達常規(guī)模式解碼電路的輸出 端均與點航跡處理器的輸入端相連。
[0006] 所述功率相位處理電路包括用于分別接收接收機輸出的Λ中頻、Σ中頻、Ω中頻 信號的第一、二、三數(shù)字下變頻，第一、二、三數(shù)字下變頻的輸出端分別與第一、二、三功率相 位產(chǎn)生電路的輸入端相連，第一功率相位產(chǎn)生電路的輸出端分別與第一反STC補償電路、 幅相校正電路的第二輸入端相連，第二功率相位產(chǎn)生電路的輸出端分別與第二反STC補償 電路、幅相校正電路的第四輸入端相連，第三功率相位產(chǎn)生電路的輸出端分別與第三反STC 補償電路、幅相校正電路的第六輸入端相連，第一、二、三反STC補償電路的輸出端分別與 幅相校正電路的第一、三、五輸入端相連。
[0007] 所述S模式解碼電路包括S模式前導(dǎo)識別電路，其輸入端與脈沖處理電路的第一 輸出端相連，其輸出端與第一副瓣TTC抑制電路的輸入端相連，第一副瓣TTC抑制電路的輸 出端與解碼電路的輸入端相連，解碼電路的輸出端與S模式糾錯電路的輸入端相連，S模式 糾錯電路的輸出端與S模式異步抑制電路的輸入端相連，S模式異步抑制電路的輸出端與S 模式代碼裝配電路的輸入端相連，S模式代碼裝配電路的輸出端與第一原始應(yīng)答報告生成 電路的輸入端相連，第一原始應(yīng)答報告生成電路的輸出端與點航跡處理器的輸入端相連。
[0008] 所述二次雷達常規(guī)模式解碼電路包括S應(yīng)答濾波電路，其輸入端與脈沖處理電路 的第二輸出端相連，其輸出端與框架識別電路的輸入端相連，框架識別電路的輸出端與第 二副瓣TTC抑制電路的輸入端相連，第二副瓣TTC抑制電路的輸出端與置信度處理電路的 輸入端相連，置信度處理電路的輸出端與交疊脈沖處理電路的輸入端相連，交疊脈沖處理 電路的輸出端與幻影抑制電路的輸入端相連，幻影抑制電路的輸出端與異步抑制電路的輸 入端相連，異步抑制電路的輸出端與代碼裝配電路的輸入端相連，代碼裝配電路的輸出端 與第二原始應(yīng)答報告生成電路的輸入端相連，第二原始應(yīng)答報告生成電路的輸出端與點航 跡處理器的輸入端相連。
[0009] 所述脈沖處理電路分別與緩存器FIFO、DPRAM內(nèi)存雙向通訊。
[0010] 所述幅相校正電路的第一輸出端分別與鑒相器的第一輸入端、脈沖處理電路的 第一輸入端相連，幅相校正電路的第二輸出端與鑒相器的第二輸入端相連，鑒相器的輸出 端與脈沖處理電路的第二輸入端相連，幅相校正電路的第三輸出端分別與第一噪聲抑制及 6dB檢測電路、RSLS電路的第一輸入端、脈沖處理電路的第四輸入端相連，幅相校正電路 的第四輸出端分別與第二噪聲抑制及6dB檢測電路、RSLS電路的第二輸入端、脈沖處理電 路的第六輸入端相連，幅相校正電路的第五輸出端分別與第三噪聲抑制及6dB檢測電路、 RSLS電路的第三輸入端、脈沖處理電路的第八輸入端相連，第一、二、三噪聲抑制及6dB檢 測電路的輸出端分別與脈沖處理電路的第三、五、九輸入端相連，所述RSLS電路的輸出端 與脈沖處理電路的第七輸入端相連。
[0011] 由上述技術(shù)方案可知，本實用新型所有的模塊全部在一片可編程門陣列FPGA控 制器中完成，充分利用FPGA控制器高速、高性能、并行處理的特點，提高了雷達處理的效 率；由于舍棄了舍去FPGA+DSP的方式，不僅節(jié)約成本，而且系統(tǒng)減少了FPGA控制器與DSP 處理器之間收發(fā)接口模塊，結(jié)構(gòu)更加簡單?？傊?，本實用新型的S模式解碼處理全部在FPGA 控制器中完成，通過可編程邏輯電路即可得以實現(xiàn)，具有結(jié)構(gòu)緊湊，穩(wěn)定性高，處理速度快， 實現(xiàn)靈活等優(yōu)點。

【專利附圖】

【附圖說明】
[0012] 圖1為本實用新型的系統(tǒng)結(jié)構(gòu)框圖。

【具體實施方式】
[0013] 一種基于FPGA的S模式二次雷達解碼器，包括功率相位處理電路1，其輸入端與接 收機的三路中頻信號輸出端相連，其輸出端與脈沖處理電路2的輸入端相連，脈沖處理電 路2的輸出端分別與S模式解碼電路3、二次雷達常規(guī)模式解碼電路4的輸入端相連，S模 式解碼電路3、二次雷達常規(guī)模式解碼電路4的輸出端均與點航跡處理器的輸入端相連，如 圖1所示，所述脈沖處理電路2分別與緩存器FIFO、DPRAM內(nèi)存雙向通訊。
[0014] 如圖1所示，所述功率相位處理電路1包括用于分別接收接收機輸出的Λ中頻、Σ 中頻、Ω中頻信號的第一、二、三數(shù)字下變頻，第一、二、三數(shù)字下變頻的輸出端分別與第一、 二、三功率相位產(chǎn)生電路的輸入端相連，第一功率相位產(chǎn)生電路的輸出端分別與第一反STC 補償電路、幅相校正電路的第二輸入端相連，第二功率相位產(chǎn)生電路的輸出端分別與第二 反STC補償電路、幅相校正電路的第四輸入端相連，第三功率相位產(chǎn)生電路的輸出端分別 與第三反STC補償電路、幅相校正電路的第六輸入端相連，第一、二、三反STC補償電路的輸 出端分別與幅相校正電路的第一、三、五輸入端相連。
[0015] 如圖1所示，所述S模式解碼電路3包括S模式前導(dǎo)識別電路，其輸入端與脈沖處 理電路2的第一輸出端相連，其輸出端與第一副瓣TTC抑制電路的輸入端相連，第一副瓣 TTC抑制電路的輸出端與解碼電路的輸入端相連，解碼電路的輸出端與S模式糾錯電路的 輸入端相連，S模式糾錯電路的輸出端與S模式異步抑制電路的輸入端相連，S模式異步抑 制電路的輸出端與S模式代碼裝配電路的輸入端相連，S模式代碼裝配電路的輸出端與第 一原始應(yīng)答報告生成電路的輸入端相連，第一原始應(yīng)答報告生成電路的輸出端與點航跡處 理器的輸入端相連。
[0016] 如圖1所示，所述二次雷達常規(guī)模式解碼電路4包括S應(yīng)答濾波電路，其輸入端 與脈沖處理電路2的第二輸出端相連，其輸出端與框架識別電路的輸入端相連，框架識別 電路的輸出端與第二副瓣TTC抑制電路的輸入端相連，第二副瓣TTC抑制電路的輸出端與 置信度處理電路的輸入端相連，置信度處理電路的輸出端與交疊脈沖處理電路的輸入端相 連，交疊脈沖處理電路的輸出端與幻影抑制電路的輸入端相連，幻影抑制電路的輸出端與 異步抑制電路的輸入端相連，異步抑制電路的輸出端與代碼裝配電路的輸入端相連，代碼 裝配電路的輸出端與第二原始應(yīng)答報告生成電路的輸入端相連，第二原始應(yīng)答報告生成電 路的輸出端與點航跡處理器的輸入端相連。
[0017] 如圖1所示，所述幅相校正電路的第一輸出端分別與鑒相器的第一輸入端、脈沖 處理電路2的第一輸入端相連，幅相校正電路的第二輸出端與鑒相器的第二輸入端相連， 鑒相器的輸出端與脈沖處理電路2的第二輸入端相連，幅相校正電路的第三輸出端分別與 第一噪聲抑制及6dB檢測電路、RSLS電路的第一輸入端、脈沖處理電路2的第四輸入端相 連，幅相校正電路的第四輸出端分別與第二噪聲抑制及6dB檢測電路、RSLS電路的第二輸 入端、脈沖處理電路2的第六輸入端相連，幅相校正電路的第五輸出端分別與第三噪聲抑 制及6dB檢測電路、RSLS電路的第三輸入端、脈沖處理電路2的第八輸入端相連，第一、二、 三噪聲抑制及6dB檢測電路的輸出端分別與脈沖處理電路2的第三、五、九輸入端相連，所 述RSLS電路的輸出端與脈沖處理電路2的第七輸入端相連。
[0018] 以下結(jié)合圖1對本實用新型作進一步的說明。
[0019] 從接收機接收的Σ中頻、Λ中頻、Ω中頻三路模擬信號經(jīng)過AD采樣后送入FPGA控 制器進行S模式二次雷達解碼處理：首先經(jīng)過數(shù)字下變頻、求功率求相位、反STC、幅/相校 正，接著噪聲抑制及6dB檢測、相位鑒別、副瓣抑制（RSLS)、脈沖預(yù)處理、高密度功率識別、 可編程幅度門限控制（TTC)、原始數(shù)據(jù)打包，然后對Σ視頻、Λ視頻、Ω視頻信號進行S模式 解碼處理和二次雷達常規(guī)A/C模式處理。
[0020] 本實用新型采用具有反STC補償電路，避免應(yīng)答脈沖信號幅度的起伏引起應(yīng)答信 號丟失。靈敏度時間控制（STC)是解決接收機動態(tài)范圍飽和而設(shè)置的衰減控制，在雷達最 大探測距離范圍內(nèi)設(shè)置由遠而近逐步抬高的衰減控制，當同一應(yīng)答信號的脈沖處于不同的 距離段時，由于衰減量不同，脈沖的幅度將發(fā)生變化，所以對脈沖的相關(guān)性產(chǎn)生影響。
[0021] 具有可編程幅度門限控制（TTC)功能，能對任意扇區(qū)設(shè)置門限值，每個扇區(qū)有開始 方位、結(jié)束方位、開始距離、結(jié)束距離和STC值等5個控制參數(shù)，距離增量最小達到7. 5米， 最小扇區(qū)域?qū)挾葹?. 4°，以達到抑制反射及其他干擾雜波的目的。
[0022] 從接收機過來的Λ中頻，Σ中頻，Ω中頻這三路信號通過高速AD采用后送入FPGA 芯片進行S模式二次雷達的解碼處理：首先三路中頻信號經(jīng)過數(shù)字下變頻，產(chǎn)生I/Q正交數(shù) 字信號，接著對I/Q進行求功率和求相位；反STC補償電路是對功率LOG進行補償，補償量 的大小取決于前端抗接收機飽和設(shè)置STC衰減量；幅相校正電路是以Σ通道為基準，對Λ 通道的幅度和相位進行校正，對Ω通道的幅度進行校正，幅度的校正可以正確地計算和差 t匕，相位的校正可以正確估算方位是偏離波束軸的左邊還是右邊。
[0023] 鑒相器通過幅相校正電路后的Σ相位與Λ相位進行鑒相，產(chǎn)生表示目標偏離波束 中心左側(cè)還是右側(cè)的軸向指示BI(2位）；幅/相校正后的Λ通道，Σ通道，Ω通道的功率 送給噪聲抑制及6dB檢測電路，產(chǎn)生表示應(yīng)答脈沖半幅度點寬度的信號Q，表示應(yīng)答脈沖的 存在；副瓣抑制電路通過對Σ、Λ和Ω三視頻幅度的比較產(chǎn)生表示應(yīng)答是來自副瓣方向還 是主瓣方向的RSLS標記；脈沖處理電路2根據(jù)Q信號脈沖持續(xù)時間產(chǎn)生表示脈沖前沿的 信號LE;Σ通道的Q信號在脈沖處理電路2中產(chǎn)生表示S模式應(yīng)答信息位長度的信號PF_ PHD;脈沖處理電路2通過Σ通道的功率與TTC門限的比較，產(chǎn)生高于還是低于門限的標記 LE_TTC;最后將前面處理后的39位數(shù)據(jù)進行打包，分別送往S模式解碼電路3、二次雷達常 規(guī)模式解碼電路4。
[0024] 對常規(guī)模式SSR而言，先進行S應(yīng)答濾波，過濾S模式應(yīng)答對SSR應(yīng)答解碼的干 擾，然后是框架識別、副瓣抑制和TTC抑制處理、脈沖提取以及對Σ視頻和Λ視頻計算和差 比SDR、交疊脈沖分析（標記出前交疊還是后交疊）、幻影抑制和異步干擾的濾波，最后代碼 裝配得到常規(guī)模式應(yīng)答數(shù)據(jù)。對S模式而言，首先進行前導(dǎo)識別，其次副瓣抑制處理和TTC 處理，然后進行S模式解碼，同時對Σ視頻和Λ視頻計算和差比SDR，并進行碼和置信度的 判定，隨后根據(jù)置信度進行檢錯糾錯，最后代碼裝配處理，生產(chǎn)原始應(yīng)答報告。
[0025] 綜上所述，本實用新型所有的模塊全部在一片可編程門陣列FPGA控制器中完成， 充分利用FPGA控制器高速、高性能、并行處理的特點，提高了雷達處理的效率；由于舍棄了 舍去FPGA+DSP的方式，不僅節(jié)約成本，而且系統(tǒng)減少了 FPGA控制器與DSP處理器之間收發(fā) 接口模塊，結(jié)構(gòu)更加簡單?？傊?，本實用新型的S模式解碼處理全部在FPGA控制器中完成， 通過可編程邏輯電路即可得以實現(xiàn)，具有結(jié)構(gòu)緊湊，穩(wěn)定性高，處理速度快，實現(xiàn)靈活等優(yōu) 點。
【權(quán)利要求】
1. 一種基于FPGA的S模式二次雷達解碼器，其特征在于：包括功率相位處理電路（1)， 其輸入端與接收機的三路中頻信號輸出端相連，其輸出端與脈沖處理電路（2)的輸入端相 連，脈沖處理電路（2)的輸出端分別與S模式解碼電路（3)、二次雷達常規(guī)模式解碼電路（4) 的輸入端相連，S模式解碼電路（3)、二次雷達常規(guī)模式解碼電路（4)的輸出端均與點航跡 處理器的輸入端相連。
2. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達解碼器，其特征在于：所述功 率相位處理電路（1)包括用于分別接收接收機輸出的A中頻、E中頻、Q中頻信號的第一、 二、三數(shù)字下變頻，第一、二、三數(shù)字下變頻的輸出端分別與第一、二、三功率相位產(chǎn)生電路 的輸入端相連，第一功率相位產(chǎn)生電路的輸出端分別與第一反STC補償電路、幅相校正電 路的第二輸入端相連，第二功率相位產(chǎn)生電路的輸出端分別與第二反STC補償電路、幅相 校正電路的第四輸入端相連，第三功率相位產(chǎn)生電路的輸出端分別與第三反STC補償電 路、幅相校正電路的第六輸入端相連，第一、二、三反STC補償電路的輸出端分別與幅相校 正電路的第一、三、五輸入端相連。
3. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達解碼器，其特征在于：所述S模 式解碼電路（3)包括S模式前導(dǎo)識別電路，其輸入端與脈沖處理電路（2)的第一輸出端相 連，其輸出端與第一副瓣TTC抑制電路的輸入端相連，第一副瓣TTC抑制電路的輸出端與解 碼電路的輸入端相連，解碼電路的輸出端與S模式糾錯電路的輸入端相連，S模式糾錯電路 的輸出端與S模式異步抑制電路的輸入端相連，S模式異步抑制電路的輸出端與S模式代 碼裝配電路的輸入端相連，S模式代碼裝配電路的輸出端與第一原始應(yīng)答報告生成電路的 輸入端相連，第一原始應(yīng)答報告生成電路的輸出端與點航跡處理器的輸入端相連。
4. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達解碼器，其特征在于：所述二 次雷達常規(guī)模式解碼電路（4)包括S應(yīng)答濾波電路，其輸入端與脈沖處理電路（2)的第二 輸出端相連，其輸出端與框架識別電路的輸入端相連，框架識別電路的輸出端與第二副瓣 TTC抑制電路的輸入端相連，第二副瓣TTC抑制電路的輸出端與置信度處理電路的輸入端 相連，置信度處理電路的輸出端與交疊脈沖處理電路的輸入端相連，交疊脈沖處理電路的 輸出端與幻影抑制電路的輸入端相連，幻影抑制電路的輸出端與異步抑制電路的輸入端相 連，異步抑制電路的輸出端與代碼裝配電路的輸入端相連，代碼裝配電路的輸出端與第二 原始應(yīng)答報告生成電路的輸入端相連，第二原始應(yīng)答報告生成電路的輸出端與點航跡處理 器的輸入端相連。
5. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達解碼器，其特征在于：所述脈沖 處理電路（2)分別與緩存器FIFO、DPRAM內(nèi)存雙向通訊。
6. 根據(jù)權(quán)利要求2所述的基于FPGA的S模式二次雷達解碼器，其特征在于：所述幅相 校正電路的第一輸出端分別與鑒相器的第一輸入端、脈沖處理電路（2)的第一輸入端相連， 幅相校正電路的第二輸出端與鑒相器的第二輸入端相連，鑒相器的輸出端與脈沖處理電路 (2)的第二輸入端相連，幅相校正電路的第三輸出端分別與第一噪聲抑制及6dB檢測電路、 RSLS電路的第一輸入端、脈沖處理電路（2)的第四輸入端相連，幅相校正電路的第四輸出 端分別與第二噪聲抑制及6dB檢測電路、RSLS電路的第二輸入端、脈沖處理電路（2)的第六 輸入端相連，幅相校正電路的第五輸出端分別與第三噪聲抑制及6dB檢測電路、RSLS電路 的第三輸入端、脈沖處理電路（2)的第八輸入端相連，第一、二、三噪聲抑制及6dB檢測電路 的輸出端分別與脈沖處理電路（2)的第三、五、九輸入端相連，所述RSLS電路的輸出端與脈 沖處理電路（2)的第七輸入端相連。
【文檔編號】G01S7/02GK204177961SQ201420682250
【公開日】2015年2月25日 申請日期:2014年11月15日 優(yōu)先權(quán)日:2014年11月15日
【發(fā)明者】李朋, 徐瑾, 王為 申請人:安徽四創(chuàng)電子股份有限公司