專利名稱：半導體材料集成微結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體材料集成微結(jié)構(gòu)及其制造方法。
眾所周知，一般基于微電子制造技術(shù)的顯微加工技術(shù)，可通過采用典型的微電子工藝的專利技術(shù)和優(yōu)點來制造例如微傳感器、微致動元件、以及特別的微機構(gòu)。
在過去，這樣的微結(jié)構(gòu)最好由體式(bulk)微加工技術(shù)來制造，由此對一硅片的兩面都處理以利用單晶硅極佳的機械特性。然而，前后都處理的工藝對硅片進行特殊處理的需要使得體式微加工技術(shù)與目前的集成電路制造技術(shù)不相容。
另外一種微系統(tǒng)制造技術(shù)采用了腐蝕液，例如乙基二氨基鄰苯二酚(ethyldiaminapyrocatechol)(EDP)，通過從硅片前面腐蝕大量的硅來從襯底上形成及分離出該結(jié)構(gòu)，這里使用了被稱為“前面體式微加工”(front bulkmicromachining)技術(shù)。
在80年代中期，提出了稱做“表面微加工”的工藝，從而由此敏感元件或微機構(gòu)由多晶硅形成，并且該工藝用于通過淀積及依次去掉不同類型的消耗層例如氧化硅或氮化硅、磷化硅、多孔硅、鋁、光刻膠、聚酰亞胺等來形成懸浮結(jié)構(gòu)。
關(guān)于表面微加工的一般綜述(以及體式微加工技術(shù)和每種技術(shù)特征)，見于如在Microelectronies Journal，25(1994)，P.145-156中Axel M.Stoffel所著的題為“微加工和ASIC技術(shù)?！比欢?，由表面制造工藝形成的懸浮結(jié)構(gòu)的特點是抗彎剛度差，常常崩塌在其下的層上，從而損壞熱和機械隔離。
在90年代前期，稱為“硅熔融鍵合”的制造技術(shù)被提出，即一個空腔在一個單晶片內(nèi)形成，其上鍵合其中形成傳感器的另一單晶硅片，一個類似的微合成技術(shù)采用專用型或非專用型(dedicated or nondedicated)SOI(絕緣層上硅)襯底。
其它更特殊的技術(shù)，如“硅片溶解”，用于通過專門的工藝，用于形成硅微結(jié)構(gòu)，而這種技術(shù)與標準的平面微電子技術(shù)完全不相容。在某種意義上講，這些“就事論事”的處理僅僅是把當前用于其它材料的處理技術(shù)移到硅片上而已，并且僅可用于傳感部分的制造，從而處理和控制電路必須在分開的芯片上形成。
還有另一種更特殊的技術(shù)是LIGA方法-Lithographie GolvanoformungAbformung的德文縮寫-包括三個步驟同步X-線光刻；金屬膜的電化學淀積；和塑性模型的形成(見于如，John Wiley Sons公司出版的S.M.Sze的“半導體傳感器”，第二章，P75-78頁)。
然而，上述的各種方法，沒有一種能以與現(xiàn)有的微電子技術(shù)相容的方式來制造低成本傳感器；并且使用已知的，高度可控，非嚴格限制的制造步驟；并可與控制電路集成在同一芯片內(nèi)。
本發(fā)明的目的在于提出一種制造半導體材料的微結(jié)構(gòu)的方法，用以克服通常與當前技相關(guān)的各種缺點。
依據(jù)本發(fā)明，提供一種制造半導體材料集成微結(jié)構(gòu)的方法，包括步驟在單晶半導體材料的一襯底上形成由絕緣材料組成的消耗隱埋層；在所述襯底上外延生長一個第一半導體材料層；所述第一半導體材料層包括在消耗隱埋區(qū)上的一多晶區(qū)域，和在其它處的一個單晶區(qū)域；所述襯底和所述半導體材料在各面都包圍所述隱埋區(qū)；有選擇性地去除的一部分，以形成從所述半導體一材料層表面伸至所述消耗隱埋區(qū)的一溝槽；以及通過所述溝槽除去所述消耗隱埋區(qū)。
依據(jù)本發(fā)明，提供一種半導體材料集成微結(jié)構(gòu)，包括一單晶半導體材料的襯底、一個在所述襯底之上并與之相接的半導體材料層；所述半導體材料層由一個在所述消耗隱埋層之上的一個多晶區(qū)域、在其它地方的一單晶區(qū)域組成；并且其特征還在于微結(jié)構(gòu)中包括一空隙，處于所述襯底的相互隔開的相對部分和一個所述多晶區(qū)域之間；以及一個溝槽，從所述半導體材料層外表面伸至所述空隙；所述多晶區(qū)域，在所述空隙上，形成懸浮結(jié)構(gòu)以支承集成微傳感器和微機構(gòu)。
事實上，依據(jù)本發(fā)明，在原始硅片(襯底)上形成一隱埋的氧化硅區(qū)域；用于集成集成電路的外延層被生長；用于形成傳感元件成微機構(gòu)的多晶硅區(qū)在隱埋區(qū)上形成；并且；在形成電子元件之后，隱埋區(qū)通過多晶硅區(qū)域內(nèi)的溝槽被腐蝕掉以形成懸浮區(qū)，由此形成靜態(tài)、運動或動態(tài)的微結(jié)構(gòu)。
兩個優(yōu)選的，然而不局限于此的本發(fā)明的實施例，將通過附圖被說明，其中

圖1-5表示依據(jù)本發(fā)明的制造方法的順序步驟中，半導體材料晶片的橫剖面，圖6和7，表示如圖1-5依據(jù)本發(fā)明的所述方法的順序步驟的小范圍的橫剖面；圖8表示圖7晶片的一部分頂面視圖；圖9表示如圖1-7一樣是依據(jù)本發(fā)明的制造方法的第二實施例的一個截面圖；圖10-14表示如圖1-7一樣是依據(jù)本發(fā)明第三實施例的剖面圖。
參見圖1，依據(jù)本發(fā)明的制造方法中，以例如熱生長的方式形成一氧化硅層2，該氧化硅形成于一個由單晶硅片形成的襯底1上；一個氮化硅層3被淀積至氧化層2上；一個光刻和腐蝕步驟在氮化層的要形成微結(jié)構(gòu)的一部分上進行，在光刻掩模層除去之后，就得到圖1中的中間結(jié)構(gòu)，其中氮化層3具有一個窗口4。
在此處，被氮化層3覆蓋的氧化硅層2和襯底1，依次被腐蝕，以獲得如圖2所示的中間結(jié)構(gòu)，其中氧化層2和襯底的一部分具有凹槽5，該凹槽接下來按熱生長方式填充上氧化層6(以后也叫隱埋氧化層)。
此時，氮化硅層3被去除；一個非晶態(tài)或多晶硅層7如圖4所示被淀積；并且，通過光刻和化學腐蝕步驟，除了在氧化層6上的部分外多晶硅層7和襯底1上的氧化層2被去除，從而在氧化層6上獲得一硅區(qū)域7′，該區(qū)域?qū)⒆鰹榫Ш嗽谙乱徊襟E中形成外延層。如進一步處理，摻雜物質(zhì)(doping species)將被注入以形成隱埋結(jié)構(gòu)(如圖6中的隱埋層9)；并且一個具有多晶硅結(jié)構(gòu)的外沿層8將被生成(多晶硅區(qū)域80)，該結(jié)構(gòu)在隱埋氧化層6上，和一個在其它處的單晶硅結(jié)構(gòu)(外延區(qū)81)，如圖5所示。
上述步驟之后為標準集成電路制造步驟。更詳細地說，如圖6所示，由外延層8的表面11延伸至襯底1的一個P型結(jié)構(gòu)隔離區(qū)10、具有N+型集電極接點區(qū)12的一個NPN晶體管、一個P-型基區(qū)13、和一N-型發(fā)射區(qū)14在N-型外延層8上形成。如必要，在工藝中用于實現(xiàn)微傳感器、微致動元件或微機構(gòu)的擴散區(qū)可與集成電路同時形成。例如當注入NPN晶體管的基區(qū)13時，一個熱敏元件(未示出)可以在抗化學氣體傳感器的情況下形成，而一個壓敏電阻元件(未示出)可以在一個壓力傳感器的情況下形成。接下來淀積一電介質(zhì)層15和接點16以獲得圖6所示結(jié)構(gòu)，該圖中也給出了N+型隱埋層9。
在此時，通過光刻技術(shù)和化學腐蝕步驟除去隱埋層6上的電介質(zhì)層15的部分和多晶硅層80的部分，從而形成從電介質(zhì)層15(包括該層)延伸至隱埋氧化層6的一個溝槽20，如圖6所示。溝槽20最好以閉合線形狀伸展，例如沿一長方形的邊(圖8)或沿一個圓的圓周，從而側(cè)圍住一多晶硅區(qū)域80和電介質(zhì)層15的內(nèi)部區(qū)域80′、 15′，并將它們與其相應(yīng)的外沿部分80″、 15″相分開，除保留一連接內(nèi)部80′、15′和相應(yīng)外沿部分的連接支撐臂22。溝槽20有利地伸向隱埋氧化層6的邊緣上。
此時，使用氫氟酸去除以在隱埋氧化層6以在多層硅80′內(nèi)部(圖7)下面形成一開放區(qū)或者空隙，這樣就形一個懸浮區(qū)，其中與襯底熱或機械隔離的結(jié)構(gòu)(如抗化學氣體傳感器或壓敏電阻傳感器)的用于檢測外部信號的可移動結(jié)構(gòu)(如流量和運動傳感器的運動結(jié)構(gòu))或機械結(jié)構(gòu)(如微型馬達或微型致動元件的動力結(jié)構(gòu))可以生成。
在隱埋氧化區(qū)6被除去的前后，依據(jù)要被制造的結(jié)構(gòu)的類型形成區(qū)域或?qū)?。例如，在形成溝?0前，可在內(nèi)部多晶硅部分80′和相應(yīng)的內(nèi)部電介質(zhì)層部分15′上淀積一氧化錫薄膜24以形成抗化學氣體傳感器，如圖8平面示意圖所示的30，其中虛線25表示空隙21的邊沿，同時也表示溝槽20分離內(nèi)外電介質(zhì)層部分15′、15″。
依據(jù)本發(fā)明的另一實施例，隱埋層直接由該處的氧化層生成，而不生成如前例的凹槽5，這樣可減除氧化層2和襯底1的腐蝕。依據(jù)該變化的實施例，如圖9所示，由氮化層3覆蓋的圖1的中間結(jié)構(gòu)，被現(xiàn)場氧化以在窗口4中形成氧化區(qū)6′、以及典型的在氮化層3之下的“凸起”，氮化層3被除去，硅層7如圖4所示被淀積，后繼步驟如圖4-8所示進行。
依據(jù)圖10-14所示第三實施例，隱埋氧化區(qū)域由淀積形成一氧化層來形成。更詳細地說，一個氧化硅層60以例如熱生長方式在襯底1上形成；由已知的平面光刻技術(shù)，氧化層60形成一個區(qū)域60′(圖11)；非晶或多晶硅層被淀積(圖12)；層7除了在隱埋氧化區(qū)60′上的部分外被腐蝕和除去；外延層被生長從而獲得與圖5相對應(yīng)如圖14所示結(jié)構(gòu)，并且示出多晶區(qū)80和外延區(qū)81；然后進行按以前說明的那樣參見圖6和7的步驟。
所描述的制造方法的優(yōu)點如下。其特別之處為，懸浮區(qū)80′較厚，從而表現(xiàn)出更好的機械特性，并且與淀積膜相比會產(chǎn)生更少的信號處理問題，在該懸浮結(jié)構(gòu)用于形成壓力傳感器時，這種懸浮結(jié)構(gòu)與類似于淀積膜形成的結(jié)構(gòu)相比更靈敏。
由于以外延層方式形成，所以該懸浮結(jié)構(gòu)呈現(xiàn)出抗彎剛度，因而不易損壞并且落在襯底上，從而比表面微加工結(jié)構(gòu)有更好的機械性能。
懸浮結(jié)構(gòu)可以與電子控制元件集成于一個芯片上，與標準的模擬/數(shù)字制造技術(shù)相比，多用了三塊掩模，以用于形成隱埋氧化層6、6′、60′、形成淀積的多晶硅層7、和腐蝕溝槽20。
所述方法與其余使用SOI或者硅-熔融-鍵合襯底的方法相比，成本極低。
最后，該結(jié)構(gòu)可以以達到理想的平面度。也就是說，圖2和圖3的該實施例可用于需要高度平整的芯片的情況；圖9和圖10-14實施例可用于高平面度不是特別需要的情況。
很明顯，在不脫離本發(fā)明范圍的情況下，對所描述和解釋的方法可以修改。特別是，在外延層8中的絕緣區(qū)10，可以被改成與所示的不同，例如與結(jié)相反的電介質(zhì)層；集成于同一芯片的電子元件可為雙極型也可為MOS型；各區(qū)域的導電性也可與所示的不同，該結(jié)構(gòu)可用于任何采用所述類型的懸浮區(qū)域的傳感器機構(gòu)。
權(quán)利要求
1.一種制造半導體材料集成微結(jié)構(gòu)的方法，其特征在于包括步驟在單晶半導體材料的一襯底(1)上形成由絕緣材料組成的消耗隱埋層(6，6′，60′)；在所述襯底(2)上外延生長一個第一半導體材料層(8)；所述第一半導體材料層包括在消耗隱埋區(qū)上的一多晶區(qū)域(80)，和在其它處的一個單晶區(qū)域(81)；所述襯底和所述半導體材料在各面都包圍所述隱埋區(qū)(6，6′，60′)；有選擇性地去除(80)的一部分，以形成從所述半導體一材料層表面(11)伸至所述消耗隱埋區(qū)(6，6′，60′)的一溝槽；以及通過所述溝槽除去所述消耗隱埋區(qū)(6，6′，60′)。
2.如權(quán)利要求1所述方法，其特征在于，在所述的形成消耗隱埋區(qū)的步驟中包括步驟用一個不可氧化的材料的屏蔽膜在所述襯底(1)上形成一掩模并形成一個窗口(4)；并且在所述窗上熱生長所述消耗隱埋層(6)。
3.如權(quán)利要求2所述的方法，其特征在于在襯底(1)上形成掩模包括步驟在所述襯底(1)上形成一氧化層(2)；在所述氧化層上淀積一氮化層；并且限定一所述氮化層以形成所述掩模。
4.如權(quán)利要求3所述的方法，其特征在于包括步驟在所述襯底(1)進行所述的掩模的步驟之后，在所述窗口(4)中除去所述氧化層(2)的一部分；并且在所述窗口中除去一部分所述襯底(1)以形成凹槽；并且其特征還在于所述的熱生長步驟中包括生長所述消耗隱埋區(qū)(6)的步驟，以順次填充所述的凹槽(5)。
5.如權(quán)利要求2和3所述的方法，其特征在于，在所述熱生長步驟中包括在所述窗口(4)中就地氧化(6′)所述襯底(1)的步驟。
6.一種如權(quán)利要求1所述的方法，其特征在于，在所述形成消耗隱埋層的步驟中包括步驟在所述襯底(1)上生長氧化層(60)；并且用光刻方法來限定(60′)所述的氧化層(60)。
7.如上述各權(quán)利要求中任一項所述的方法，其特征在于在生長一第一半導材料層(8)的所述步驟之前，包括步驟在所述襯底(1)上淀積一覆蓋所述消耗隱埋層(6，6′，60′)的第二半導體材料層(7)；并且有選擇性地去除第二半導體材料區(qū)(7)以形成在所述消耗隱埋層(6，6′，60′)上的晶種區(qū)(7′)。
8.如權(quán)利要求7所述的方法，其特征在于，所述的第二半導體材料層(7)是非晶硅。
9.如權(quán)利要求7所述的方法，其特征在于，所述的第二半導體材料層(7)是多晶硅。
10.如上述各權(quán)利要求的任意一權(quán)利要求所述的方法，其特征在于，在有選擇性地除去所述多晶區(qū)域的一部分之前包括下述步驟在所述第一半導體材料層中，形成一用于形成集成電子元件的相反導電區(qū)；在所述第一半導體材料層(8)上形成一電介質(zhì)層(15)；并且形成由導電材料構(gòu)成的電接觸區(qū)(16)。
11.如權(quán)利要求10所述的方法，其特征在于，在形成電接觸區(qū)(16)之后，包括形成靜態(tài)、運動或動態(tài)微結(jié)構(gòu)(30)的專用區(qū)域(24)的步驟。
12.一種半導體材料集成微結(jié)構(gòu)，包括一單晶半導體材料的襯底(1)、一個在所述襯底之上并與之相接的半導體材料層；其特征在于，所述半導體材料層由一個在所述消耗隱埋層之上的一個多晶區(qū)域(80)、在其它地方的一單晶區(qū)域(81)組成；并且其特征還在于微結(jié)構(gòu)中包括一空隙21，處于所述襯底(1)的相互隔開的相對部分和一個所述多晶區(qū)域(80)之間；以及一個溝槽(20)，從所述半導體材料層(8)外表面(11)伸至所述空隙(21)；所述多晶區(qū)域，在所述空隙上，形成懸浮結(jié)構(gòu)以支承集成微傳感器和微機構(gòu)(30)。
13.如權(quán)利要求12所述的微結(jié)構(gòu)，其特征在于，所述的溝槽(20)沿一基本上是封閉的線伸沿，該線在外形上限定了所述多晶區(qū)域(80)的內(nèi)部區(qū)域(80′)，除了在所述多晶區(qū)的所述內(nèi)部(80′)和所述多晶區(qū)的所述外部(80″)延伸的連接和支撐部分外，該線間接地環(huán)繞所述的內(nèi)部區(qū)域。
全文摘要
本發(fā)明方法包括步驟:在襯底(1)上形成一消耗隱埋區(qū);在隱埋區(qū)上生長一多晶區(qū)(80)的半導體材料層(8),在別處生成一單晶區(qū)(81);有選擇地去除多晶區(qū)(80)的一部分以形成溝槽;經(jīng)溝槽(20)除去消耗隱埋層。這樣由溝槽(20)環(huán)繞的多晶(80)的部分(80′)就形成了一懸浮結(jié)構(gòu),并與其它部分(80,80″)分離、隔熱。電子元件(12－14)可在單晶區(qū)(81)上形成,一專用區(qū)(24)在懸浮結(jié)構(gòu)上形成,從而電子元件可與靜態(tài)、運動或動態(tài)的微結(jié)構(gòu)(30)集成于同一芯片內(nèi)。
文檔編號G01L9/00GK1190788SQ97116108
公開日1998年8月19日 申請日期1997年7月31日 優(yōu)先權(quán)日1996年7月31日
發(fā)明者馬里奧·福羅尼, 保羅·費拉里, 本尼德托·維格納, 弗萊維奧·維拉 申請人:Sgs-湯姆森微電子有限公司