一種基于fpga的全數(shù)字化高精度多路的掃頻模塊的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信號分析領(lǐng)域，具體用于設(shè)計一種基于FPGA的全數(shù)字化高精度多路的掃頻模塊。
【背景技術(shù)】
[0002]信號的頻響特性是信號的基本特征之一，它包括幅度響應(yīng)和相位響應(yīng)，反映在曲線上，就是幅度頻率曲線和相位頻率曲線。在工程應(yīng)用中，工程師常常需要測試系統(tǒng)的頻響特性來測試系統(tǒng)是否處于正常的工作狀態(tài)。目前主要通過兩種方案來測試系統(tǒng)的頻響特性:方案(I)購買價格昂貴的掃頻儀。市場上的掃頻儀一般價格昂貴，體積龐大，操作不便；方案(2)使用一些數(shù)字化的芯片來制作簡單的掃頻儀器。
[0003]以上兩種方案在工程實際中常常應(yīng)用，但是存在以下突出問題，市場上的掃頻儀往往價格昂貴，而簡單的掃頻儀精度又難以滿足要求，尤其是在需要測試多路的頻響特性的時候顯得不便。

【發(fā)明內(nèi)容】

[0004]本發(fā)明解決的技術(shù)問題是:克服現(xiàn)有技術(shù)的不足，提供一種基于FPGA的全數(shù)字化高精度多路的掃頻模塊，具有本掃頻精度高的優(yōu)點。
[0005]本發(fā)明的技術(shù)解決方案是:基于FPGA的全數(shù)字化高精度多路的掃頻模塊，包括:三段式DDS掃頻信號發(fā)生器(1)，第一信號調(diào)理模塊(2)，存儲分發(fā)模塊(3)，被測網(wǎng)絡(luò)(4)，第二信號調(diào)理模塊(5)，數(shù)字鑒相模塊￠)，數(shù)字鑒幅模塊(7)，數(shù)據(jù)處理模塊(8);三段式DDS掃頻信號發(fā)生器(I)在參考時鐘下，產(chǎn)生一定頻率的數(shù)字掃頻信號，三段式DDS掃頻信號發(fā)生器(I)產(chǎn)生的數(shù)字掃頻信號通過第一信號調(diào)理模塊(2)對信號的幅度進(jìn)行調(diào)整，第一信號調(diào)理模塊(2)輸出的信號存儲在存儲分發(fā)模塊(3)中，存儲分發(fā)模塊(3)根據(jù)系統(tǒng)要求的是單路掃頻還是多路掃頻，按照一定時間間隔將掃頻信號分發(fā)到被測網(wǎng)絡(luò)(4)中不同的輸入口，被測網(wǎng)絡(luò)(4)的單路輸出信號輸入到第二信號調(diào)理模塊(5)中，第二信號調(diào)理模塊(5)對輸入信號的幅度進(jìn)行調(diào)整，數(shù)字鑒相模塊(6)接收存儲分發(fā)模塊(3)和第二信號調(diào)理模塊(5)輸出的信號計算出相位差，即是該頻點下的相頻響應(yīng)，數(shù)字鑒幅模塊(7)接收存儲分發(fā)模塊(3)和第二信號調(diào)理模塊(5)輸出的信號計算出幅度比值，即是該頻點下的幅頻響應(yīng)，數(shù)據(jù)處理模塊(8)得到相頻響應(yīng)和幅頻響應(yīng)的值后進(jìn)行處理，這樣就得到了該頻點下的頻率響應(yīng)，通過改變?nèi)问紻DS掃頻信號發(fā)生器(I)的頻率控制字，產(chǎn)生有一定步長間隔下的掃頻信號，這樣最終就能得到被測網(wǎng)絡(luò)在不同頻點下的頻率響應(yīng)，實現(xiàn)掃頻功能。
[0006]本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點:
[0007](I)掃頻精度高:由于本發(fā)明的掃頻信號發(fā)生器模塊采用的是三段式DDS掃頻信號發(fā)生器，保證了掃頻信號的精度比傳統(tǒng)的DDS掃頻信號發(fā)生器高，而且占用的ROM低，易于實現(xiàn)。
[0008](2)可以多路測量:本發(fā)明引入了存儲分發(fā)模塊，它能夠根據(jù)實際需求進(jìn)行單路的頻響測量或者是多路的頻響測量。單路還是多路是可以配置的，與傳統(tǒng)的掃頻儀相比有很大的優(yōu)勢。
[0009](3)全數(shù)字化可定制:本發(fā)明的掃頻模塊都是基于FPGA的，因此可配置，易集成。
【附圖說明】
[0010]圖1為本發(fā)明的基于FPGA的全數(shù)字化高精度多路的掃頻模塊；
[0011]圖2為本發(fā)明中的三段式DDS掃頻信號發(fā)生器的結(jié)構(gòu)圖。
【具體實施方式】
[0012]如圖1所示，本發(fā)明的基于FPGA的全數(shù)字化高精度多路的掃頻模塊，包括三段式DDS掃頻信號發(fā)生器1，第一信號調(diào)理模塊2，存儲分發(fā)模塊3，被測網(wǎng)絡(luò)4，第二信號調(diào)理模塊5，數(shù)字鑒相模塊6，數(shù)字鑒幅模塊7，數(shù)據(jù)處理模塊8。
[0013]三段式DDS掃頻信號發(fā)生器I在參考時鐘下，相位累加器的輸出通過對稱性判斷和線性插值，產(chǎn)生一定頻率的數(shù)字掃頻信號，三段式DDS掃頻信號發(fā)生器I產(chǎn)生的數(shù)字掃頻信號通過第一信號調(diào)理模塊2對信號的幅度進(jìn)行調(diào)整，第一信號調(diào)理模塊2輸出的信號存儲在存儲分發(fā)模塊3中，存儲分發(fā)模塊3根據(jù)系統(tǒng)要求的是單路掃頻還是多路掃頻，按照一定時間間隔將掃頻信號分發(fā)到被測網(wǎng)絡(luò)4中不同的輸入口，被測網(wǎng)絡(luò)4的單路輸出信號輸入到第二信號調(diào)理模塊5中，第二信號調(diào)理模塊5對輸入信號的幅度進(jìn)行調(diào)整，數(shù)字鑒相模塊6接收存儲分發(fā)模塊3和第二信號調(diào)理模塊5輸出的信號計算出相位差，即是該頻點下的相頻響應(yīng)，數(shù)字鑒幅模塊7接收存儲分發(fā)模塊3和第二信號調(diào)理模塊5輸出的信號計算出幅度比值，即是該頻點下的幅頻響應(yīng)，數(shù)據(jù)處理模塊8得到相頻響應(yīng)和幅頻響應(yīng)的值后進(jìn)行處理，這樣就得到了該頻點下的頻率響應(yīng)，通過改變?nèi)问紻DS掃頻信號發(fā)生器I的頻率控制字，產(chǎn)生有一定步長間隔下的掃頻信號，這樣最終就能得到被測網(wǎng)絡(luò)在不同頻點下的頻率響應(yīng)，實現(xiàn)掃頻功能。
[0014]如圖2所示，三段式DDS掃頻信號發(fā)生器I使用三段式尋址方案，在傳統(tǒng)DDS掃頻信號發(fā)生器的基礎(chǔ)上增加了正弦波信號對稱性處理模塊和線性插值模塊，這樣一來降低了DDS掃頻信號發(fā)生器I對ROM的使用，并且由于線性插值模塊的引入，提高了掃頻信號的精度，降低了截斷誤差；三段式DDS掃頻信號發(fā)生器I包括參考時鐘fc，相位累加器11，頻率控制字FCW，對稱性處理模塊12，ROM表13，線性插值模塊14 ;三段式DDS掃頻信號發(fā)生器I可以用(2，N，M)三段的尋址形式來描述，其中M+N+2的值等于相位累加器11的輸出位數(shù)，在參考時鐘fc的作用下，相位累加器11每個時鐘累加一次頻率控制字FCW，相位累加器11的輸出進(jìn)入對稱性處理模塊12，對稱性處理模塊12取相位累加器11的最高2位用于判斷象限，這一點利用了正弦波的對稱性。對稱性處理模塊12輸出相位累加器11輸出的值對應(yīng)到正弦波在第一象限的值，然后把該值傳遞給ROM表13，取相位累加器11最高兩位后面的N位作為地址去查詢ROM表13，ROM表13輸出一個幅度區(qū)間，這個幅度區(qū)間傳遞到線性插值模塊14，根據(jù)區(qū)間用相位累加器11的最低的M位去插值，得到幅度區(qū)間中的一個值作為最終的幅度值。其中對稱性處理模塊12除了將相位累加器的輸出映射到正弦波第一象限之外，還要輸出關(guān)于象限的信息，便于線性插值模塊14結(jié)合該象限計算出正確的幅度。ROM表13的設(shè)計可以是彈性的，根據(jù)不同系統(tǒng)對精度和ROM容量要求的不同，設(shè)計ROM表13為不同的深度和寬度，深度即是訪問位數(shù)，寬度就是用多少位來量化幅度值大小。線性插值模塊14的設(shè)計也是彈性的，可以根據(jù)具體的應(yīng)用場景修改插值的位數(shù)，比如說一個幅度區(qū)間特別大，就可以選擇盡可能多的插值位數(shù)，反之，如果一個幅度區(qū)間比較小，就可以選擇少一點位數(shù)去插值，降低運算的復(fù)雜度，節(jié)省FPGA計算資源。
【主權(quán)項】
1.基于FPGA的全數(shù)字化高精度多路的掃頻模塊，其特征在于包括:三段式DDS掃頻信號發(fā)生器(I)，第一信號調(diào)理模塊(2)，存儲分發(fā)模塊(3)，被測網(wǎng)絡(luò)(4)，第二信號調(diào)理模塊(5)，數(shù)字鑒相模塊￠)，數(shù)字鑒幅模塊(7)，數(shù)據(jù)處理模塊(8);三段式DDS掃頻信號發(fā)生器(I)在參考時鐘下，產(chǎn)生一定頻率的數(shù)字掃頻信號，掃頻信號發(fā)生器(I)產(chǎn)生的數(shù)字掃頻信號通過第一信號調(diào)理模塊(2)對信號的幅度進(jìn)行調(diào)整，第一信號調(diào)理模塊(2)輸出的信號存儲在存儲分發(fā)模塊(3)中，存儲分發(fā)模塊(3)根據(jù)系統(tǒng)要求的是單路掃頻還是多路掃頻，按照一定時間間隔將掃頻信號分發(fā)到被測網(wǎng)絡(luò)(4)中不同的輸入口，被測網(wǎng)絡(luò)(4)的單路輸出信號輸入到第二信號調(diào)理模塊(5)中，第二信號調(diào)理模塊(5)對輸入信號的幅度進(jìn)行調(diào)整，數(shù)字鑒相模塊(6)接收存儲分發(fā)模塊(3)和第二信號調(diào)理模塊(5)輸出的信號計算出相位差，即是該頻點下的相頻響應(yīng)，數(shù)字鑒幅模塊(7)接收存儲分發(fā)模塊(3)和第二信號調(diào)理模塊(5)輸出的信號計算出幅度比值，即是該頻點下的幅頻響應(yīng)，數(shù)據(jù)處理模塊(8)得到相頻響應(yīng)和幅頻響應(yīng)的值后進(jìn)行處理，得到了該頻點下的頻率響應(yīng)，通過改變?nèi)问紻DS掃頻信號發(fā)生器(I)的頻率控制字，產(chǎn)生有一定步長間隔下的掃頻信號，最終得到被測網(wǎng)絡(luò)在不同頻點下的頻率響應(yīng)，實現(xiàn)掃頻功能。2.根據(jù)權(quán)利要求1所述的基于FPGA的全數(shù)字化高精度多路的掃頻模塊，其特征在于:所述三段式DDS掃頻信號發(fā)生器(I)包括參考時鐘fc，相位累加器(11)，頻率控制字FCW，對稱性處理模塊(12)，R0M表(13)，線性插值模塊(14);三段式DDS掃頻信號發(fā)生器(I)用(2，N，M)三段的尋址形式來描述，其中M+N+2的值等于相位累加器(11)的輸出位數(shù)，在參考時鐘fc的作用下，相位累加器(11)每個時鐘累加一次頻率控制字FCW，相位累加器(11)的輸出進(jìn)入對稱性處理模塊(12)，對稱性處理模塊(12)取相位累加器(11)的最高2位用于判斷象限，其利用了正弦波的對稱性；對稱性處理模塊(12)輸出相位累加器(11)輸出的值對應(yīng)到正弦波在第一象限的值，然后把該值傳遞給ROM表(13)，取相位累加器(11)最高兩位后面的N位作為地址去查詢ROM表(13)，ROM表(13)輸出一個幅度區(qū)間，這個幅度區(qū)間傳遞到線性插值模塊(14)，根據(jù)區(qū)間用相位累加器(11)的最低的M位去插值，得到幅度區(qū)間中的一個值作為最終的幅度值，掃頻信號的精度提高。3.根據(jù)權(quán)利要求1所述的基于FPGA的全數(shù)字化高精度多路的掃頻模塊，其特征在于:所述存儲分發(fā)模塊(3)首先存儲某一特定頻點下的數(shù)字掃頻信號，根據(jù)系統(tǒng)要求測試單路還是多路的頻響特性，將數(shù)字掃頻信號按照一定時間間隔分發(fā)給不同的被測網(wǎng)路的輸入，這個時間間隔須能保證前后兩路信號之間不產(chǎn)生疊加。4.根據(jù)權(quán)利要求1所述的基于FPGA的全數(shù)字化高精度多路的掃頻模塊，其特征在于:所述數(shù)據(jù)處理模塊(8)收集每個頻率響應(yīng)下的幅度響應(yīng)和相位響應(yīng)，通過網(wǎng)絡(luò)通信協(xié)議將幅度和相位值傳給主控的上位機(jī)。
【專利摘要】本發(fā)明涉及一種基于FPGA的全數(shù)字化高精度多路的掃頻模塊，包括三段式DDS掃頻信號發(fā)生器、第一信號調(diào)理模塊、存儲分發(fā)模塊、被測網(wǎng)絡(luò)、第二信號調(diào)理模塊、數(shù)字鑒相模塊、數(shù)字鑒幅模塊和數(shù)據(jù)處理模塊；本掃頻精度高：由于本發(fā)明的掃頻信號發(fā)生器模塊采用的是三段式DDS掃頻信號發(fā)生器，保證了掃頻信號的精度比傳統(tǒng)的DDS掃頻信號發(fā)生器高，而且占用的ROM低，易于實現(xiàn)；可以多路測量：本發(fā)明引入了存儲分發(fā)模塊，它能夠根據(jù)實際需求進(jìn)行單路的頻響測量或者是多路的頻響測量，單路還是多路是可以配置的，與傳統(tǒng)的掃頻儀相比有很大的優(yōu)勢。
【IPC分類】G01R31/00
【公開號】CN104897994
【申請?zhí)枴緾N201510315478
【發(fā)明人】凡木文, 劉志會
【申請人】中國科學(xué)院光電技術(shù)研究所
【公開日】2015年9月9日
【申請日】2015年6月10日