應(yīng)答機測距精度的提高方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及一種在非相干模式下提高應(yīng)答機測距精度的實現(xiàn)方法。
【背景技術(shù)】
[0002] 在當前主流測控體制非相干模式下，外彈道測量系統(tǒng)要獲得高精度的測距數(shù)據(jù)， 離不開協(xié)同工作的高精度測距應(yīng)答機，只有形成了天地大回路的高精度數(shù)據(jù)鏈，才可能實 現(xiàn)高精度的測距與定位。在測距系統(tǒng)中，由應(yīng)答機引入的誤差主要包含應(yīng)答機本身的零值 偏移誤差、測量引入的零值測量誤差以及由于環(huán)境狀態(tài)變化引起的零值變化誤差。應(yīng)答機 零值偏移誤差和零值測量誤差將直接引入到系統(tǒng)精度之中，但均可通過改善應(yīng)答機性能和 測量精度來降低這兩種因素引入的誤差量。
[0003] 目前提高飛行器載應(yīng)答機測距精度的方法與思路有兩種。其一：通過提高應(yīng)答機 的硬件性能，提高應(yīng)答機距離零值的穩(wěn)定性，降低應(yīng)答機的測距偏移誤差。隨著硬件器件及 應(yīng)用電路的成熟化，這種方法已經(jīng)不存在很大的提升空間。其二:在應(yīng)答機成熟的硬件平臺 上，通過采用新的軟件算法提高精度數(shù)據(jù)的穩(wěn)定性。方法二在成本、靈活性、可擴展性等方 面都具有方法一不可比擬的優(yōu)勢。
[0004] 非相干模式下應(yīng)答機的測距原理是:應(yīng)答機接收上行鏈路信號后經(jīng)過解擴、解調(diào)、 幀同步等信號處理提取幀同步信息，利用下行鏈路的幀同步后沿對上行信號進行采樣，將 采樣值重新組幀后利用下行鏈路發(fā)送到地面站，地面站通過計算發(fā)送幀同步和接收幀同步 之間的時間延時進行距離測量。應(yīng)答機下行鏈路幀同步后沿脈沖的時鐘誤差直接影響測控 系統(tǒng)的測距精度。應(yīng)答機下行鏈路幀同步后沿脈沖由發(fā)碼時鐘產(chǎn)生，發(fā)碼時鐘是由系統(tǒng)鐘 做下行鏈路的調(diào)制時鐘，使用頻率控制字累加器DDS產(chǎn)生，因此頻率控制字累加器的精準度 對測控系統(tǒng)的測距精度帶來直接影響。目前，應(yīng)答機的頻率控制字累加器一般取32位，其頻 率控制字計算公式為：
[0006] 其中Fdds為的產(chǎn)生發(fā)碼的時鐘頻率控制字，F(xiàn)dd?i為頻率控制字的整數(shù)部分，F(xiàn)dds·? 為頻率控制字的小數(shù)部分。其實現(xiàn)過程在FPGA內(nèi)部實現(xiàn)，小數(shù)部分會被舍棄，DDS不斷累加 引起殘留誤差，導致產(chǎn)生的發(fā)碼時鐘存在誤差，最終導致下行鏈路幀同步后沿脈沖不精準。
[0007] 目前降低殘留誤差的方法主要有三種：第一將系統(tǒng)時鐘設(shè)置為發(fā)碼時鐘的整數(shù) 倍，采取這種方法使應(yīng)答機在時鐘設(shè)計方面很受限制，基本上無法實現(xiàn)；第二提高系統(tǒng)時 鐘，采取這種方法會導致設(shè)計可靠性降低、功耗增加等問題;第三增加頻率控制字累加器 DDS位數(shù)，采取這種方法會導致設(shè)計資源增多等問題，并且后兩種方法只是將產(chǎn)生相同距離 跳變的時間延長，都沒有從根本上解決問題。

【發(fā)明內(nèi)容】

[0008] 為了克服目前應(yīng)答機產(chǎn)生下行幀同步后沿脈沖的上述缺陷，本發(fā)明提供一種更簡 單可靠的提高應(yīng)答機測距精度的方法，以提高下行鏈路幀同步后沿脈沖的精準度。
[0009] 本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:一種應(yīng)答機測距精度的提高方法， 其特征在于包括如下步驟:在非相干模式下，應(yīng)答機接收上行鏈路信號后經(jīng)過解擴、解調(diào)、 幀同步處理提取上行鏈路的幀同步信息，之后利用下行鏈路的幀同步后沿脈沖對上行信號 進行采樣，并將采樣值重新組幀后利用下行鏈路發(fā)送到地面站，地面站通過計算發(fā)送幀同 步和接收幀同步之間的時間延時進行距離測量;在應(yīng)答機硬件平臺的FPGA芯片內(nèi)編程實現(xiàn) 下述補償功能，用應(yīng)答機的系統(tǒng)鐘做下行鏈路的調(diào)制時鐘，使用32位頻率控制字累加器DDS 產(chǎn)生發(fā)碼時鐘，用發(fā)碼時鐘產(chǎn)生下行鏈路幀同步后沿脈沖，在每一幀數(shù)據(jù)時間T內(nèi)對產(chǎn)生發(fā) 碼時鐘舍棄的頻率控制字的小數(shù)部分進行補償，優(yōu)化系統(tǒng)時鐘引起的距離跳變r = c/(2* elk)，其中，c為光速，c = 3*108m/s，elk為FPGA的系統(tǒng)時鐘，數(shù)量級為MHz，r為米級。
[0010] 本發(fā)明的有益效果是:本發(fā)明對應(yīng)答機下行幀同步后沿脈沖的產(chǎn)生方法做了改進 和優(yōu)化，在每一幀數(shù)據(jù)時間T內(nèi)對產(chǎn)生發(fā)碼時鐘舍棄的頻率控制字的小數(shù)部分進行補償，降 低DDS的累加殘留誤差引起的時鐘抖動。在每一幀數(shù)據(jù)時間T內(nèi)對發(fā)碼時鐘舍棄的小數(shù)部分 進行補償后系統(tǒng)的測距精度可以優(yōu)化一個系統(tǒng)時鐘引起的距離跳變r = c/(2*clk)，提高下 行鏈路幀同步后沿脈沖的精準度。
[0011] 本發(fā)明應(yīng)用于彈上應(yīng)答機硬件平臺的FPGA內(nèi)部，通過改進和優(yōu)化彈上應(yīng)答機下行 幀同步后沿脈沖的產(chǎn)生方法，提高測距精度，解決了現(xiàn)有技術(shù)DDS不斷累加引起殘留誤差， 導致產(chǎn)生發(fā)碼時鐘誤差和下行鏈路幀同步后沿脈沖不精準的問題。
[0012] 本發(fā)明提供了一種基于時鐘的頻率控制字補償，提高下行鏈路的幀同步后沿脈沖 的精準度，最終提高應(yīng)答機測距精度的方法。應(yīng)用于應(yīng)答機硬件平臺的FPGA芯片，通過改進 和優(yōu)化應(yīng)答機下行幀同步后沿脈沖的產(chǎn)生，提高測距精度。應(yīng)答機下行幀同步后沿脈沖在 FPGA內(nèi)部采用32位累加器產(chǎn)生，該實現(xiàn)方法在不增加累加器位數(shù)、不提高FPGA系統(tǒng)時鐘的 前提下，對頻率控制字的小數(shù)部分在一幀數(shù)據(jù)時間內(nèi)進行補償，提高下行鏈路幀同步后沿 脈沖的精準度。
【附圖說明】
[0013] 下面結(jié)合附圖和實例對本發(fā)明進一步說明。
[0014] 圖1是本發(fā)明的方法示意圖。
【具體實施方式】
[0015] 參閱圖1。根據(jù)本發(fā)明，在非相干模式，應(yīng)答機接收上行鏈路信號后經(jīng)過解擴、解 調(diào)、幀同步處理提取上行鏈路的幀同步信息，之后利用下行鏈路的幀同步后沿脈沖對上行 信號進行采樣，并將采樣值重新組幀后利用下行鏈路發(fā)送到地面站，地面站通過計算發(fā)送 幀同步和接收幀同步之間的時間延時進行距離測量;在應(yīng)答機硬件平臺的FPGA芯片內(nèi)編程 實現(xiàn)下述補償功能，用應(yīng)答機的系統(tǒng)鐘做下行鏈路的調(diào)制時鐘，使用32位頻率控制字累加 器DDS產(chǎn)生發(fā)碼時鐘，用發(fā)碼時鐘產(chǎn)生下行鏈路幀同步后沿脈沖，在每一幀數(shù)據(jù)時間T內(nèi)對 產(chǎn)生發(fā)碼時鐘舍棄的頻率控制字的小數(shù)部分進行補償，優(yōu)化一個系統(tǒng)時鐘引起的距離跳變 r = c/(2*clk)，其中，c為光速，c = 3*108m/s，clk為FPGA的系統(tǒng)時鐘，數(shù)量級為MHz，r為米 級。
[0016]在硬件平臺上的FPGA內(nèi)部生成應(yīng)答機發(fā)碼時鐘，其實現(xiàn)方式為:選用系統(tǒng)鐘做調(diào) 試時鐘，使用32位頻率控制字累加器DDS生成發(fā)碼時鐘，其中頻率控制字根據(jù)公式(2)計算， 累加器的頻率控制字一般包括整數(shù)和小數(shù)兩部分，在FPGA內(nèi)部進行頻率控制字累加時只有 整數(shù)部分有效，小數(shù)部分被舍棄。其中頻率控制字計算公式為：
[0018]根據(jù)公式（2)被舍棄的小數(shù)部分在一幀數(shù)據(jù)時間T內(nèi)的累計誤差為Fd<M#*T*clk， 在下行鏈路幀同步后沿脈沖Τη時刻對頻率控制字進行補償。補償方法如下：
[0019]如果心通>0.5,頻率控制字的整數(shù)部分和小數(shù)部分按照公式⑶計算
[0020] Fdds=F1 dds?-F 1 dds/Jfit
[0021] Fldd 纖=Fdds?+l
[0022] Fldds/Jfit=l-Fdds/Jfit (3)
[0023] 如果Fdds^iS 0.5，頻率控制字的整數(shù)部分和小數(shù)部分保持不變，
[0024] Fdds=Fldds?+Fldds/Jfit
[0025] Fldds?=Fdds?
[0026] Fldds/Jfit=Fdds/Jfit (4)
[0027] 在應(yīng)答機硬件平臺的FPGA內(nèi)部，取Fldds難送入32位頻率控制字累加器DDS累加，在 下行鏈路幀同步后沿脈沖?η時刻對頻率控制字進行補償，補償公式如公式(5)，其中T為圖1 中的彈上應(yīng)答機下行鏈路每一幀數(shù)據(jù)時間，
[0028] F2 = T*clk*Fldds，j救(5)
[0029]將公式(3)、（4)帶入公式(5)中得到：
【主權(quán)項】
1. 一種應(yīng)答機測距精度的提高方法，其特征在于包括如下步驟:在非相干模式下，應(yīng)答 機接收上行鏈路信號后經(jīng)過解擴、解調(diào)、帖同步處理提取上行鏈路的帖同步信息，之后利用 下行鏈路的帖同步后沿脈沖對上行信號進行采樣，并將采樣值重新組帖后利用下行鏈路發(fā) 送到地面站，地面站通過計算發(fā)送帖同步和接收帖同步之間的時間延時進行距離測量;在 應(yīng)答機硬件平臺的FPGA忍片內(nèi)編程實現(xiàn)下述補償功能，用應(yīng)答機的系統(tǒng)鐘做下行鏈路的調(diào) 制時鐘，使用32位頻率控制字累加器DDS產(chǎn)生發(fā)碼時鐘，用發(fā)碼時鐘產(chǎn)生下行鏈路帖同步后 沿脈沖，在每一帖數(shù)據(jù)時間T內(nèi)對產(chǎn)生發(fā)碼時鐘舍棄的頻率控制字的小數(shù)部分進行補償，優(yōu) 化系統(tǒng)鐘引起的距離跳變r = c/(2*c化），其中，C為光速，c = 3*l〇V/s，c化為FPGA的系統(tǒng)時 鐘，數(shù)量級為MHz, r為米級。2. 如權(quán)利要求1所述的應(yīng)答機測距精度的提高方法，其特征在于:應(yīng)答機在下行鏈路帖 同步后沿脈沖化時刻對頻率控制字舍棄的小數(shù)部分進行補償。3. 如權(quán)利要求1所述的應(yīng)答機測距精度的提高方法，其特征在于:應(yīng)答機的頻率控制字 累加器取32位，由下述公式計算頻率控制字：其中，F(xiàn)dds為的產(chǎn)生發(fā)碼的時鐘頻率控制字，F(xiàn)dds難為頻率控制字的整數(shù)部分，F(xiàn)d<M敬為 頻率控制字的小數(shù)部分。4. 如權(quán)利要求3所述的應(yīng)答機測距精度的提高方法，其特征在于：當Fdds·?〉0.5，頻率 控制字的整數(shù)部分和小數(shù)部分按照公式(3)計算 Fdds = F1 dds鹽irF 1 dds/j 敬 Fldds?t=Fdds?rfl Fldds/j敬=l-Fdds/j敬（3) 當Fdds/嫩含0.5，頻率控制字的整數(shù)部分和小數(shù)部分保持不變， Fdds = F1 dds鹽ft+F 1 dds/j 敬 Fldds?t=Fdds?t Fldds/j 敬=Fdds/j 敬（4)5. 如權(quán)利要求1所述的應(yīng)答機測距精度的提高方法，其特征在于:在應(yīng)答機硬件平臺的 FPGA內(nèi)部，取Fldds徹送入32位頻率控制字累加器DDS累加，在下行鏈路帖同步后沿脈沖化時 刻對頻率控制字進行補償，補償公式如公式巧)和(6)，其中T為應(yīng)答機下行鏈路每一帖數(shù)據(jù) 時間， F2 = T*c 化沖 IdcM 敬（5)腳。
【專利摘要】本發(fā)明提出一種應(yīng)答機測距精度的提高方法，旨在提供一種簡單可靠的提高下行鏈路幀同步后沿脈沖的精準度的方法。本發(fā)明通過下述技術(shù)方案予以實現(xiàn)：在非相干模式，應(yīng)答機接收上行鏈路信號后經(jīng)解擴、解調(diào)、幀同步處理提取上行鏈路的幀同步信息，用下行鏈路幀同步后沿脈沖對上行鏈路的幀同步信號進行采樣，并將采樣值重新組幀后利用下行鏈路發(fā)送到地面站，地面站通過計算發(fā)送幀同步和接收幀同步之間的時間延時進行距離測量。本發(fā)明提出的應(yīng)答機測距精度的提高方法其特征在于：在應(yīng)答機硬件平臺的FPGA芯片內(nèi)編程實現(xiàn)下述補償功能，用應(yīng)答機的系統(tǒng)鐘做下行鏈路的調(diào)制時鐘，使用32位頻率控制字累加器DDS產(chǎn)生發(fā)碼時鐘，然后用發(fā)碼時鐘產(chǎn)生下行鏈路幀同步后沿脈沖。
【IPC分類】G01S11/02
【公開號】CN105548995
【申請?zhí)枴緾N201510885880
【發(fā)明人】李召飛, 陳霞
【申請人】中國電子科技集團公司第十研究所
【公開日】2016年5月4日
【申請日】2015年12月7日