一種基于PXIe總線的任意波形發(fā)生器的制造方法
【專利摘要】本發(fā)明涉及信號(hào)發(fā)生器領(lǐng)域，具體涉及一種基于PXIe總線的任意波形發(fā)生器。本發(fā)明包括波形生成部分和波形調(diào)理部分，波形生成部分包括：FPGA和晶振，波形調(diào)理部分包括：16位DAC、運(yùn)算放大器、SPI程控放大器、濾波電路、SPI程控DAC、差分運(yùn)算放大器及減法器。本發(fā)明采用PXIe總線作為上位機(jī)下發(fā)波形數(shù)據(jù)的通道，在波形產(chǎn)生過程中，F(xiàn)PGA不斷處理上位機(jī)下發(fā)的波形數(shù)據(jù)，從而保證高頻信號(hào)質(zhì)量的完善性。在波形調(diào)理過程中，根據(jù)信號(hào)的頻率特點(diǎn)及抗噪能力的不同，分別采用了貝塞爾濾波器及橢圓濾波器，滿足不同種類的信號(hào)濾波要求；針對(duì)低于50mV的幅值信號(hào)設(shè)計(jì)了小信號(hào)處理支路，保證小幅值信號(hào)不被噪聲淹沒；信號(hào)幅值和偏置采用內(nèi)外同步調(diào)節(jié)的方式，確保信號(hào)的準(zhǔn)確性。
【專利說明】
一種基于PXI e總線的任意波形發(fā)生器
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及信號(hào)發(fā)生器領(lǐng)域，具體涉及一種基于PXIe總線的任意波形發(fā)生器。
【背景技術(shù)】
[0002]在電子系統(tǒng)設(shè)計(jì)過程中，波形發(fā)生器在電路硬件調(diào)試、檢測(cè)等過程中不可或缺，常常需要用到波形發(fā)生器產(chǎn)生一種測(cè)試波形用于觀察電路是否工作正常。所以，日益增長(zhǎng)的需求對(duì)波形發(fā)生器的便攜性及功能完備性提出了更高的要求。
[0003]波形發(fā)生器一般可分為臺(tái)式波形發(fā)生器和模塊化波形發(fā)生器。臺(tái)式波形發(fā)生器功能單一，體積龐大，價(jià)格高昂。模塊化波形發(fā)生器具有儀器標(biāo)準(zhǔn)，在軟、硬件擴(kuò)展和成本上具有一定的優(yōu)勢(shì)。而模塊化波形發(fā)生器受限于板卡的大小，板載存儲(chǔ)空間有限，帶來的直接影響就是高頻信號(hào)的質(zhì)量不完善。此外，模塊化波形發(fā)生器由于其底噪較大，導(dǎo)致的直接后果是小幅值信號(hào)疊加了更多的噪聲，使其波形特性不明顯。

【發(fā)明內(nèi)容】

[0004]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種基于PXIe總線的任意波形發(fā)生器。任意波形發(fā)生器包括波形生成部分和波形調(diào)理部分，波形生成部分包括= FPGA和晶振，波形調(diào)理部分包括:16位DAC、運(yùn)算放大器、SPI程控放大器、濾波電路、SPI程控DAC、差分運(yùn)算放大器及減法器，
[0005]波形生成部分中的FPGA首先解析上位機(jī)通過PXIe總線下發(fā)的控制命令，然后對(duì)上位機(jī)同時(shí)下發(fā)的波形數(shù)據(jù)進(jìn)行處理，生成初始的數(shù)字量波形輸出給波形調(diào)理部分;數(shù)字量波形首先經(jīng)16位DAC進(jìn)行數(shù)模轉(zhuǎn)換，然后以差分形式進(jìn)入運(yùn)算放大器和SPI程控放大器，通過差分運(yùn)算放大器將差分信號(hào)轉(zhuǎn)換為單端信號(hào)，濾波電路對(duì)轉(zhuǎn)換后的信號(hào)進(jìn)行濾波，最后，該波形經(jīng)過減法器調(diào)節(jié)信號(hào)偏置后由波形輸出口輸出；
[0006]波形生成的過程如下:
[0007]I).FPGA首先解析上位機(jī)通過PXIe總線下發(fā)的控制指令字，解析出來的內(nèi)容包括波形通道選擇、波形種類、波形頻率、相位、幅度以及調(diào)制信號(hào)的調(diào)制波、載波的波形頻率、幅度，F(xiàn)PGA根據(jù)指令控制字，然后對(duì)上位機(jī)同時(shí)下發(fā)的波形數(shù)據(jù)進(jìn)行處理；
[0008]2).FPGA中的DDS IP核根據(jù)頻率控制字及相位控制字產(chǎn)生的相位值不斷尋址FPGA中的波形存儲(chǔ)RAM，從而輸出對(duì)應(yīng)頻率及相位的數(shù)字波形，該數(shù)字波形經(jīng)過幅度調(diào)節(jié)及偏置調(diào)節(jié)，最終輸出FPGA，完成初始數(shù)字量波形的生成；
[0009]波形調(diào)理部分的過程如下:
[0010]I).FPGA輸出的初始數(shù)字量波形首先經(jīng)過16位DAC進(jìn)行數(shù)模轉(zhuǎn)換，得到模擬信號(hào)；
[0011]2).16位DAC輸出的模擬信號(hào)進(jìn)入運(yùn)算放大器和SPI程控放大器，運(yùn)算放大器用于對(duì)16位DAC輸出的模擬信號(hào)進(jìn)行固定增益放大，SPI程控放大器由FPGA通過SPI總線，根據(jù)上位機(jī)下發(fā)的幅值控制字對(duì)運(yùn)算放大器的輸出信號(hào)進(jìn)行可變?cè)鲆娣糯螅?br>[0012]3).差分運(yùn)算放大器將SPI程控放大器輸出的差分信號(hào)轉(zhuǎn)換為單端信號(hào)，當(dāng)上位機(jī)下發(fā)的控制指令字中幅度的指令小于50mV時(shí)，F(xiàn)PGA控制繼電器對(duì)差分運(yùn)算放大器的反饋?zhàn)柚颠M(jìn)行修改，控制差分運(yùn)算放大器的固定增益等于I;
[0013]4).濾波電路分為貝塞爾濾波器和橢圓濾波器，當(dāng)差分運(yùn)算放大器的輸出波形為方波、三角波、斜波或任意波時(shí)，選擇貝塞爾濾波器濾波，當(dāng)輸出波形為正弦波、正弦調(diào)制波、直流時(shí)，選擇橢圓濾波器進(jìn)行濾波；
[0014]5).SPI程控DAC由FPGA通過SPI總線進(jìn)行控制，輸出直流量信號(hào)，SPI程控DAC輸出的直流量信號(hào)與濾波電路輸出的信號(hào)共同輸入減法器，從而實(shí)現(xiàn)波形偏置的調(diào)節(jié)。
[0015]本發(fā)明具有的優(yōu)點(diǎn)和有益效果是:任意波形發(fā)生器采用PXIe總線作為上位機(jī)下發(fā)波形數(shù)據(jù)的通道，在波形產(chǎn)生過程中，F(xiàn)PGA能夠不斷處理上位機(jī)下發(fā)的波形數(shù)據(jù)，從而可以保證高頻信號(hào)質(zhì)量的完善性。在波形調(diào)理過程中，根據(jù)信號(hào)的頻率特點(diǎn)及抗噪能力的不同，設(shè)計(jì)了群延時(shí)特性較好的貝塞爾濾波器及衰減特性優(yōu)異的橢圓濾波器，滿足不同種類的信號(hào)濾波要求;針對(duì)低于50mV的幅值信號(hào)設(shè)計(jì)了小信號(hào)處理支路，保證小幅值信號(hào)不被噪聲淹沒；當(dāng)對(duì)波形幅度及波形偏置進(jìn)行調(diào)節(jié)時(shí)，同時(shí)采用FPGA內(nèi)部調(diào)節(jié)及外部調(diào)節(jié)的方式，保證信號(hào)幅值及偏置的準(zhǔn)確性。
【附圖說明】
[0016]圖1為波形發(fā)生器板卡總體框圖；
[0017]圖2為波形發(fā)生器的邏輯系統(tǒng)框圖；
[0018]圖3為命令解析狀態(tài)轉(zhuǎn)移圖；
[0019]圖4為波形產(chǎn)生框圖；
[0020]圖5為DAC輸出接口單元；
[0021 ]圖6為程控放大器增益控制方法；
[0022]圖7為小信號(hào)支路選擇流程圖；
[0023]圖8為濾波器選擇流程圖。
【具體實(shí)施方式】
[0024]任意波形發(fā)生器的組成包括:FPGA、晶振、16位DAC、運(yùn)算放大器、SPI程控放大器、差分運(yùn)算放大器、濾波電路、SPI程控DAC及減法器。
[0025]本發(fā)明所述的FPGA作為任意波形發(fā)生器的主要芯片，用于處理上位機(jī)下發(fā)的控制指令及波形數(shù)據(jù)，并據(jù)此生成初始的數(shù)字量波形。
[0026]本發(fā)明所述的晶振用于提供FPGA工作所需的全局時(shí)鐘，晶振頻率50MHz。
[0027]本發(fā)明所述的16位DAC將FPGA輸出的數(shù)字量波形轉(zhuǎn)化為模擬量波形。
[0028]本發(fā)明所述的運(yùn)算放大器用于實(shí)現(xiàn)波形的固定增益放大。
[0029]本發(fā)明所述的SPI程控放大器用于實(shí)現(xiàn)波形的可調(diào)增益的放大。
[0030]本發(fā)明所述的濾波電路用于消除DDS、DAC、放大器引入的噪聲及雜散頻率。
[0031]本發(fā)明所述的SPI程控DAC用于輸出調(diào)節(jié)波形偏置的直流電壓。
[0032]本發(fā)明所述的差分運(yùn)算放大器用于將前級(jí)鏈路上傳輸?shù)牟罘中盘?hào)轉(zhuǎn)換為單端信號(hào)進(jìn)行輸出，并對(duì)小幅值信號(hào)進(jìn)行特殊處理。
[0033]本發(fā)明所述的減法器用于實(shí)現(xiàn)直流電壓與波形的疊加，完成波形偏置可調(diào)的目的。
[0034]本發(fā)明工作過程主要分為兩部分，即波形生成部分及波形調(diào)理部分。波形生成部分即FPGA根據(jù)上位機(jī)發(fā)送的控制指令對(duì)波形數(shù)據(jù)進(jìn)行處理，產(chǎn)生初始化的數(shù)字量波形;波形調(diào)理部分即FPGA后級(jí)模擬電路對(duì)該數(shù)字量波形進(jìn)行數(shù)模轉(zhuǎn)換、放大、濾波、除偏等處理，從而最終輸出所需的波形。
[0035]波形生成的詳細(xì)工作過程如下:
[0036]1.波形生成主要在FPGA內(nèi)部完成，F(xiàn)PGA首先解析上位機(jī)通過PXIe總線下發(fā)的控制指令字，解析出來的內(nèi)容包括波形通道選擇、波形種類、波形頻率、相位、幅度以及調(diào)制信號(hào)的調(diào)制波、載波的波形頻率、幅度等。根據(jù)指令控制字，F(xiàn)PGA對(duì)上位機(jī)同時(shí)下發(fā)的波形數(shù)據(jù)進(jìn)行處理，這一過程利用了PXIe總線高速率的特點(diǎn)，對(duì)于X41ane的PXIe總線，其純數(shù)據(jù)傳輸速率為4 X 2Gb = 8Gb/s。
[0037]2.波形生成依賴于FPGA提供的DDS IP核，該核根據(jù)頻率控制字及相位控制字控制字產(chǎn)生的相位值不斷尋址波形存儲(chǔ)RAM，從而輸出對(duì)應(yīng)頻率及相位的數(shù)字波形。該波形經(jīng)過FPGA內(nèi)部的乘幅度調(diào)節(jié)及偏置調(diào)節(jié)，最終輸出FPGA，完成初始數(shù)字量波形的生成。
[0038]3.為了保證幅度調(diào)節(jié)的準(zhǔn)確性，本發(fā)明采用FPGA內(nèi)部數(shù)字調(diào)節(jié)及外部模擬電路調(diào)節(jié)共同作用的方式實(shí)現(xiàn)對(duì)波形幅度的控制。內(nèi)部數(shù)字調(diào)節(jié)根據(jù)幅度控制字，通過乘法器及除法器對(duì)波形存儲(chǔ)RAM中的數(shù)據(jù)去直流后進(jìn)行調(diào)節(jié)。
[0039]4.偏置調(diào)節(jié)同樣采用FPGA內(nèi)部數(shù)字調(diào)節(jié)及外部模擬電路調(diào)節(jié)共同作用的方式。內(nèi)部數(shù)字調(diào)節(jié)根據(jù)偏置控制字，通過加法器及減法器對(duì)數(shù)字波形進(jìn)行上偏、下偏的調(diào)節(jié)。內(nèi)部數(shù)字調(diào)節(jié)對(duì)偏置的控制范圍為± 20 % Vpp。
[0040]波形調(diào)理的詳細(xì)工作過程如下:
[0041 ] 1.FPGA輸出的初始數(shù)字量波形首先經(jīng)過16位DAC進(jìn)行數(shù)模轉(zhuǎn)換，該DAC具有16bit的分辨率，能夠提供10/216? 0.00015V的電壓分辨值，同時(shí)更高的分辨率帶來更高的信噪比，保證了信號(hào)質(zhì)量。
[0042]2.DAC輸出的信號(hào)進(jìn)入增益放大電路，該電路分兩部分，一是固定增益放大電路，二是可變?cè)鲆娣糯箅娐?，前?jí)用于放大DAC輸出的差分信號(hào)電壓，并通過輸出共模電壓的引腳，調(diào)節(jié)輸出差分信號(hào)的共模電壓，后級(jí)則由FPGA通過SPI總線，根據(jù)上位機(jī)下發(fā)的幅值控制字進(jìn)行程控放大，從而滿足最終輸出波形的幅值要求。
[0043]3.前級(jí)鏈路上信號(hào)均以差分形式進(jìn)行傳輸，為了進(jìn)行波形偏置調(diào)節(jié)，同時(shí)將調(diào)節(jié)后的波形進(jìn)行輸出，需要將差分信號(hào)轉(zhuǎn)換為單端信號(hào)，本發(fā)明采用電流反饋型運(yùn)放完成這一轉(zhuǎn)換，同時(shí)，針對(duì)小幅值信號(hào)的特殊性，設(shè)計(jì)了小信號(hào)處理支路，F(xiàn)PGA通過判別輸出信號(hào)的幅值，控制繼電器對(duì)運(yùn)放的反饋?zhàn)柚颠M(jìn)行修改，根據(jù)放大器增益計(jì)算公式:G = RFD/RIN，當(dāng)信號(hào)幅值大于50mV時(shí)，令Rfd = 5Rin，此時(shí)，G = 5;當(dāng)信號(hào)幅值小于50mV時(shí)，令Rfd = Rin,此時(shí)G =
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[0044]4.本發(fā)明采用了兩種濾波器，并根據(jù)出入信號(hào)的判別，通過繼電器進(jìn)行濾波通路的選擇。當(dāng)輸出的波形為方波、三角波、斜波、任意波時(shí)，選擇貝塞爾濾波器，此類濾波器具有較好的群延時(shí)特性，可以滿足頻譜特性較為復(fù)雜，對(duì)延時(shí)特性要求較高的波形；當(dāng)輸出波形為正弦波、正弦調(diào)制波、直流時(shí)，選擇橢圓濾波器，此類濾波器衰減特性優(yōu)異，滿足頻譜單一的信號(hào)的要求。
[0045]5.程控DAC由FPGA通過SPI總線進(jìn)行控制，輸出的直流量信號(hào)用于進(jìn)行波形的偏置調(diào)節(jié)，該直流量大小等于當(dāng)前波形信號(hào)所包含的直流量，這一過程由FPGA進(jìn)行判別。將程控DAC輸出的直流量信號(hào)與差分轉(zhuǎn)單端后的信號(hào)輸入減法器，從而實(shí)現(xiàn)波形偏置的調(diào)節(jié)。
[0046]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步說明:
[0047]圖1為本發(fā)明所設(shè)計(jì)的任意波形發(fā)生器的結(jié)構(gòu)框圖。波形發(fā)生器提供了兩個(gè)波形獨(dú)立的波形輸出通道，采用FPGA作為波形生成的主要芯片。FPGA能夠在接收上位機(jī)通過PXIe總線下發(fā)的控制指令及波形數(shù)據(jù)后，輸出初始的數(shù)字量波形，該波形經(jīng)過DAC進(jìn)行數(shù)模轉(zhuǎn)換，轉(zhuǎn)換后的以差分形式在鏈路傳輸，經(jīng)過固定增益放大、可變?cè)鲆娣糯?、差分轉(zhuǎn)單端、濾波、調(diào)偏后，由SMA接口輸出，完成波形發(fā)生的功能。整個(gè)過程中，波形生成是任意波形發(fā)生器的關(guān)鍵部分。
[0048]圖2為波形發(fā)生器的邏輯系統(tǒng)框圖，S卩FPGA邏輯框圖。其中命令字解析用于解析從上位機(jī)得到的控制命令字，從中解析出波形通道選擇、波形種類、波形頻率、相位、幅度以及調(diào)制信號(hào)的相關(guān)命令控制字。根據(jù)波形通道選擇控制字選通對(duì)應(yīng)通道，根據(jù)波形發(fā)生參數(shù)產(chǎn)生用戶所需的波形。通道I波形發(fā)生和通道2波形發(fā)生是完全獨(dú)立的兩個(gè)單元，可以獨(dú)立實(shí)現(xiàn)雙通道的波形輸出，兩部分對(duì)波形的控制和調(diào)節(jié)完全相同的。各通道的波形發(fā)生邏輯包括了各種非調(diào)制波和調(diào)制波的發(fā)生邏輯，波形幅度調(diào)節(jié)邏輯和偏置調(diào)節(jié)的邏輯。
[0049]圖3中的命令解析相當(dāng)于各單元的開關(guān)，共定義的八個(gè)狀態(tài)，分別為N0P、Channel_wave、No_module、AM、FM、FSK、PSK、SWEEP。初始狀態(tài)和中止?fàn)顟B(tài)都是NOP，NOP狀態(tài)即空操作狀態(tài)，在沒有得到各控制字時(shí)會(huì)從NOP狀態(tài)跳到Channel_wave狀態(tài)獲得通道命令控制字和波形種類控制字然后再根據(jù)波形種類控制字跳到對(duì)應(yīng)波形的狀態(tài)。Nojnodule對(duì)應(yīng)于未調(diào)制信號(hào)的狀態(tài)。在No_module狀態(tài)可以得到頻率命令控制字、相位命令控制字、幅度命令控制字、SPI程控放大器的命令控制字等。AM狀態(tài)可以獲得載波頻率命令控制字、調(diào)制波頻率命令控制字、調(diào)制深度命令控制字等。
[0050]FPGA通過對(duì)控制命令的解析，產(chǎn)生符合指令要求的波形。波形的產(chǎn)生框圖如圖4所示，該框圖中包括了所有波形種類的生成方式，有常規(guī)波形，即正弦波、方波、三角波、斜波、直流、任意波，還有調(diào)制波形，即FM、AM、FSK、PSK、SWEEP。
[0051 ]對(duì)于常規(guī)波形，利用DDS核連續(xù)產(chǎn)生相位值去尋址波形RAM，而波形RAM中存儲(chǔ)的是從上位機(jī)不斷下發(fā)的波形數(shù)據(jù)，因此，標(biāo)準(zhǔn)DDS模塊會(huì)根據(jù)頻率控制字和相位控制字不間斷的產(chǎn)生對(duì)應(yīng)頻率和相位的周期波形，此時(shí)波形幅度和波形RAM中存儲(chǔ)的波形數(shù)字量有關(guān)。經(jīng)過后面的幅度調(diào)節(jié)模塊，對(duì)應(yīng)乘除幅度調(diào)節(jié)系數(shù)得到對(duì)應(yīng)幅度的波形，最后經(jīng)偏置調(diào)節(jié)模塊經(jīng)過加減數(shù)字量得到偏置調(diào)節(jié)的數(shù)字量波形輸出。
[0052]根據(jù)AM波的時(shí)域表達(dá)式:
[0053]UAM(t) =Ac(l+maC0S( omt+9m))C0S( ω Ct+0C)
[0054]故AM波的生成采用雙DDS結(jié)構(gòu)，其中200MHz DDS用于產(chǎn)生載波，可以輸出C0S( ω ct+0c)，5MHz DDS用于產(chǎn)生調(diào)制波，可以輸出(l+maCOS(comt+0m))，兩者通過乘法器，得到(1+maC0S(comt+0m))COS(coct+0c)的調(diào)幅波輸出。
[0055]根據(jù)FM波的時(shí)域表達(dá)式:
[0056]UFM(t)=AcC0S(( OC+KFMUm(t))t+0C)
[0057]FM的產(chǎn)生也是基于雙DDS結(jié)構(gòu)，其中低速5MHz DDS用于產(chǎn)生調(diào)制波，高速200MHzDDS用于產(chǎn)生載波。FM本質(zhì)是通過調(diào)制波的幅度值去控制載波的頻率值，而幅度最大時(shí)對(duì)應(yīng)的改變載波頻率的量A fmax，稱為最大頻偏。利用低速DDS，可根據(jù)調(diào)制波幅度計(jì)算出影響載波頻率大小的頻率控制字K?Um( t)和原載波的頻率控制字ω c相加共同控制載波頻率從而得到FM波。
[0058]FSK即頻移鍵控，信號(hào)的頻率隨著調(diào)制信號(hào)電平的高低變化而變化;PSK為相移鍵控，信號(hào)的相位隨著調(diào)制信號(hào)電平的高低變化而變化。根據(jù)FSK/PSK信號(hào)的這一特點(diǎn)，F(xiàn)PGA邏輯中采用雙路數(shù)字選擇器進(jìn)行頻率控制字I/相位控制字I或頻率控制字2/相位控制字2的選擇，選擇后的控制字作為DDS波形產(chǎn)生的控制指令。
[0059]SWEEP為調(diào)頻的特例，即載波頻率按照起始頻率以固定頻率步長(zhǎng)線性變化到終止頻率，該波形的產(chǎn)生結(jié)構(gòu)需要設(shè)置掃頻的起始頻率、終止頻率、頻率步長(zhǎng)，系統(tǒng)根據(jù)這三個(gè)參數(shù)對(duì)產(chǎn)生的波形就行更改，從而掃頻的功能。
[0060]FPGA輸出初始數(shù)字量波形后，首先經(jīng)DAC將數(shù)字量波形轉(zhuǎn)化為模擬量波形，為了實(shí)現(xiàn)更高的數(shù)模轉(zhuǎn)換速率，故本發(fā)明采用電流輸出型DAC，并針對(duì)DAC設(shè)計(jì)了圖5所示的輸出接口單元電路。
[0061 ]本發(fā)明采用的電流型DAC的最大輸出電流為20mA，S卩IP+IN = 20mA。根據(jù)圖5，當(dāng)Ip單獨(dú)作用時(shí)，會(huì)有向上的電流Ipi及向下的電流IP2，此時(shí)，Ipi與Ip2有以下關(guān)系:
[0062]Ιρ=Ιρι+Ιρ2
[0063]Ipi = 150Ip/200 = 3Ip/4
[0064]Ip2 = 50Ip/200 = Ip/4
[0065]同理，當(dāng)In單獨(dú)作用時(shí)，也會(huì)有向上的電流IN1及向下的電流IN2，此時(shí)，1^與1.有以下關(guān)系:
[0066]In=Ini+In2
[0067]Ini = 50In/200 = In/4
[0068]In2 = 150In/200 = In/4
[0069]所以，差分后電流輸出為:
[0070]ip2-1N1 = ip/4~In/4 = Ip/4-(20-1p)/4 = Ip/2-5
[0071]即:
[0072]max (I out) = I Pmax/ 2-5
[0073]min(1ut) = IPmin/2-5
[0074]信號(hào)差分后，有:
[0075]Ipp — max ( lout) —rnill ( lout) — Ipmax/2—Ipmin/2
[0076]本發(fā)明FPGA內(nèi)部產(chǎn)生的初始數(shù)字量波形帶有直流量，直流量大小等于波形峰峰值，即:
[0077]1ut(直流)=[max( 1ut)+min( lout) ]/2 = Ipp
[0078]因此
，Ipmax、Ipmin有以下關(guān)系:
[0079]Ipmax= 10mA+3Ipp[0080 ] I PMiN = I OmA+1 pp
[0081]由以上關(guān)系式，DAC輸出直流范圍是(10mA+IPP)?(10mA+3IPP)，其中，1mA為差模信號(hào)的共模量。
[0082]DAC輸出的差分電壓信號(hào)首先經(jīng)過兩級(jí)放大電路，分別進(jìn)行固定增益放大及可變?cè)鲆娣糯?，其中可變?cè)鲆娣糯蟛糠质欠日{(diào)節(jié)的核心電路。圖6是程控增益放大電路的控制方法，包括數(shù)字增益控制及模擬增益控制，其中數(shù)字增益控制為主要控制方式，確定數(shù)字增益后，通過模擬增益控制對(duì)增益在一定范圍內(nèi)進(jìn)行控制，兩者配合完成連續(xù)的增益控制。FPGA與可變電阻及程控放大器之間均使用SPI進(jìn)行通信，F(xiàn)PGA通過SPI向程控增益放大器寫入控制字完成數(shù)字增益控制，同時(shí)向可變電阻寄存器寫入控制字，控制可變電阻輸出相應(yīng)的電阻分壓，該電阻分壓作為程控放大器的增益控制信號(hào)，完成模擬增益控制。
[0083]放大后的信號(hào)仍為差分信號(hào)，該信號(hào)經(jīng)差分運(yùn)算放大器進(jìn)行差分到單端的轉(zhuǎn)換，轉(zhuǎn)換過程即P端信號(hào)與N端信號(hào)作差，減掉直流共模電壓及共模干擾，得到帶有直流信息的單端信號(hào)再進(jìn)行G增益放大。該過程中，本發(fā)明為防止小幅值信號(hào)淹沒在噪聲中，按圖7所示流程設(shè)計(jì)了小信號(hào)處理支路。根據(jù)反饋型運(yùn)放放大增益G與輸入電阻Rin、反饋電阻Rfd的關(guān)系:G = Rfd/Rin。
[0084]通過改變反饋電阻，對(duì)不同幅值的信號(hào)實(shí)現(xiàn)不同的增益控制，這一過程通過繼電器的閉合斷開實(shí)現(xiàn)。當(dāng)信號(hào)幅值小于50mV時(shí)，繼電器閉合，修改反饋?zhàn)柚盗頖=I;當(dāng)信號(hào)幅值大于50mV時(shí)，繼電器斷開，修改反饋?zhàn)柚盗頖 = 5。
[0085]信號(hào)輸出之前需要對(duì)信號(hào)進(jìn)行濾波，消除DAC、放大器引入的噪聲信號(hào)。由于本發(fā)明產(chǎn)生的波形種類較多，頻譜特性不一，故單一的濾波器無法滿足所有波形的濾波要求，故針對(duì)信號(hào)的頻率特點(diǎn)及抗噪能力的不同，設(shè)計(jì)了群延時(shí)特性較好的貝塞爾濾波器及衰減特性優(yōu)異的橢圓濾波器，濾波器的類型由FPGA根據(jù)輸入信號(hào)的類型通過繼電器進(jìn)行選擇，如圖8所示。
【主權(quán)項(xiàng)】
1.一種基于PXIe總線的任意波形發(fā)生器，其特征是:任意波形發(fā)生器包括波形生成部分和波形調(diào)理部分，波形生成部分包括= FPGA和晶振，波形調(diào)理部分包括:16位DAC、運(yùn)算放大器、SPI程控放大器、濾波電路、SPI程控DAC、差分運(yùn)算放大器及減法器。 波形生成部分中的FPGA首先解析上位機(jī)通過PXIe總線下發(fā)的控制命令，然后對(duì)上位機(jī)同時(shí)下發(fā)的波形數(shù)據(jù)進(jìn)行處理，生成初始的數(shù)字量波形輸出給波形調(diào)理部分;初始數(shù)字量波形首先經(jīng)16位DAC進(jìn)行數(shù)模轉(zhuǎn)換，然后以差分信號(hào)的形式進(jìn)入運(yùn)算放大器和SPI程控放大器進(jìn)行信號(hào)幅值調(diào)節(jié)，差分運(yùn)算放大器將幅度調(diào)節(jié)后的信號(hào)進(jìn)行差分到單端的轉(zhuǎn)換，并通過濾波電路對(duì)轉(zhuǎn)換后的信號(hào)進(jìn)行濾波，最后，該波形經(jīng)過減法器調(diào)節(jié)信號(hào)偏置后由波形輸出口輸出； 波形生成的過程如下: 1).FPGA首先解析上位機(jī)通過PXIe總線下發(fā)的控制指令字，解析出來的內(nèi)容包括波形通道選擇、波形種類、波形頻率、相位、幅度以及調(diào)制信號(hào)的調(diào)制波、載波的波形頻率、幅度，F(xiàn)PGA根據(jù)指令控制字，然后對(duì)上位機(jī)同時(shí)下發(fā)的波形數(shù)據(jù)進(jìn)行處理； 2).FPGA中的DDSIP核根據(jù)頻率控制字及相位控制字產(chǎn)生的相位值不斷尋址FPGA中的波形存儲(chǔ)RAM，從而輸出對(duì)應(yīng)頻率及相位的數(shù)字波形，該數(shù)字波形經(jīng)過幅度調(diào)節(jié)及偏置調(diào)節(jié)，最終輸出FPGA，完成初始數(shù)字量波形的生成； 波形調(diào)理部分的過程如下: 1).FPGA輸出的初始數(shù)字量波形首先經(jīng)過16位DAC進(jìn)行數(shù)模轉(zhuǎn)換，得到模擬信號(hào)； 2).16位DAC輸出的模擬信號(hào)進(jìn)入運(yùn)算放大器和SPI程控放大器，運(yùn)算放大器用于對(duì)16位DAC輸出的模擬信號(hào)進(jìn)行固定增益放大，SPI程控放大器由FPGA通過SPI總線進(jìn)行控制，根據(jù)上位機(jī)下發(fā)的幅值控制字對(duì)運(yùn)算放大器的輸出信號(hào)進(jìn)行可變?cè)鲆娣糯螅?3).差分運(yùn)算放大器將SPI程控放大器輸出的差分信號(hào)轉(zhuǎn)換為單端信號(hào)，當(dāng)最終輸出的信號(hào)幅值小于50mV時(shí)，F(xiàn)PGA控制繼電器對(duì)差分運(yùn)算放大器的反饋?zhàn)柚颠M(jìn)行修改，控制差分運(yùn)算放大器的固定增益等于I; 4).濾波電路分為貝塞爾濾波器和橢圓濾波器，當(dāng)差分運(yùn)算放大器的輸出波形為方波、三角波、斜波或任意波時(shí)，選擇貝塞爾濾波器濾波，當(dāng)輸出波形為正弦波、正弦調(diào)制波、直流時(shí)，選擇橢圓濾波器進(jìn)行濾波； 5).SPI程控DAC由FPGA通過SPI總線進(jìn)行控制，輸出直流量信號(hào)，SPI程控DAC輸出的直流量信號(hào)與濾波電路輸出的信號(hào)共同輸入減法器，從而實(shí)現(xiàn)波形偏置的調(diào)節(jié)。2.根據(jù)權(quán)利I所述的一種基于PXIe總線的任意波形發(fā)生器，其特征時(shí):利用PXIe總線將波形數(shù)據(jù)存儲(chǔ)在上位機(jī)，當(dāng)FPGA生成波形時(shí)，上位機(jī)以高于FPGA處理數(shù)據(jù)的速率將波形數(shù)據(jù)下發(fā)。3.根據(jù)權(quán)利I所述的一種基于PXIe總線的任意波形發(fā)生器，其特征是:所述FPGA內(nèi)部生成調(diào)制波時(shí)，根據(jù)調(diào)制波時(shí)域表達(dá)式，采用雙DDS的結(jié)構(gòu)，分別生成調(diào)制波及載波。
【文檔編號(hào)】G01R1/28GK105866482SQ201610169562
【公開日】2016年8月17日
【申請(qǐng)日】2016年3月23日
【發(fā)明人】楊冬健, 江繼龍, 王紅, 徐睿, 宿玲玲
【申請(qǐng)人】中國(guó)航空工業(yè)集團(tuán)公司北京長(zhǎng)城航空測(cè)控技術(shù)研究所, 中航高科智能測(cè)控有限公司, 北京瑞賽長(zhǎng)城航空測(cè)控技術(shù)有限公司