一次性可編程微控制器芯片的測試電路及測試方法
【專利摘要】本發(fā)明公開一種基于一次性可編程微控制器芯片的測試電路，包括：一解鎖單元，該解鎖單元接收一電平信號以及一串行數(shù)據(jù)信號，當(dāng)該電平信號以及該串行數(shù)據(jù)信號滿足一特定時序時，該解鎖單元發(fā)送一解鎖信號；一譯碼單元，該譯碼單元與該解鎖單元連接，該譯碼單元接收到該解鎖信號后接收該串行數(shù)據(jù)信號和一串行時鐘信號并生成一測試信號和測試時鐘信號；一測試單元，該測試單元與該譯碼單元連接，該測試單元在接收到該測試信號后接收該串行數(shù)據(jù)信號和該測試時鐘信號，該測試單元將該串行數(shù)據(jù)信號中的測試數(shù)據(jù)發(fā)送至一處理器，并將該測試時鐘信號作為該處理器的時鐘信號。
【專利說明】
一次性可編程微控制器芯片的測試電路及測試方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及集成電路領(lǐng)域，特別涉及該領(lǐng)域中一種OTP型微控制器芯片的測試方法。
【背景技術(shù)】
[0002]OTP(One Time ProgramabIe) 一次性可編程存儲器，由于其價格便宜，面積小，存儲數(shù)據(jù)可靠，廣泛應(yīng)用于8位/16位/32位的微控制器芯片中，存儲用戶程序或數(shù)據(jù)。在芯片出廠時，OTP存儲的內(nèi)容全為1，用戶可以根據(jù)需要將其中的某些單元寫入數(shù)據(jù)0，以實現(xiàn)對其“編程”的目的。OTP的典型產(chǎn)品是“雙極性熔絲結(jié)構(gòu)”，如果要改寫某些單元，則可以給這些單元通以足夠大的電流(高壓編程)，并維持一定的時間，這些單元相關(guān)的熔絲即可熔斷，這樣就達到了將某些單元寫成I的效果。由于OTP的數(shù)據(jù)修改是通過物理永久性改變的方式實現(xiàn)的，所以O(shè)TP的數(shù)據(jù)只能進行一次性燒寫，燒寫后的數(shù)據(jù)無法修改。
[0003]在OTP型微控制器芯片的測試中，通常的做法是將芯片的OTP存儲器劃分成兩部分，其中一部分用于存儲用戶正常使用的程序，另一部分用于存儲測試程序。然而由于OTP存儲器一次性可編程的特點，一旦測試程序?qū)懭雽o法進行修改，要更改某些由測試程序產(chǎn)生的控制信號，只能更換芯片，使用不靈活。其次，由于OTP存儲器在芯片中所占的面積比較大，如果芯片的測試程序多的話，所需要的OTP存儲空間將會增加，隨之會大大增加芯片的面積。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種OTP型微控制器芯片的可測試性電路及測試方法，從而使芯片的面積減少，降低了芯片成本，測試靈活性增強。
[0005]為了實現(xiàn)上述目的，本發(fā)明公開一種基于一次性可編程微控制器芯片的測試電路，包括:一解鎖單元，該解鎖單元接收一電平信號以及一串行數(shù)據(jù)信號，當(dāng)該電平信號以及該串行數(shù)據(jù)信號滿足一特定時序時，該解鎖單元發(fā)送一解鎖信號；一譯碼單元，該譯碼單元與該解鎖單元連接，該譯碼單元接收到該解鎖信號后接收該串行數(shù)據(jù)信號和一串行時鐘信號并生成一測試信號和測試時鐘信號；一測試單元，該測試單元與該譯碼單元連接，該測試單元在接收到該測試信號后接收該串行數(shù)據(jù)信號和該測試時鐘信號，該測試單元將該串行數(shù)據(jù)信號中的測試數(shù)據(jù)發(fā)送至一處理器，并將該測試時鐘信號作為該處理器的時鐘信號。
[0006]更進一步地，該特定時序指:在大于等于I毫秒的復(fù)位時間內(nèi)，滿足:該電平信號為Vl時，該解鎖單元連續(xù)接收X個脈沖的串行數(shù)據(jù)信號；該電平信號為V2時，該解鎖單元連續(xù)接收Y個脈沖的串行數(shù)據(jù)信號；電平信號為Vl時，該解鎖單元連續(xù)接收M個脈沖的串行數(shù)據(jù)信號；該電平信號為V2時，該解鎖單元連續(xù)接收N個脈沖的串行數(shù)據(jù)信號；當(dāng)該V1、V2分別為高電平\低電平，或低電平\高電平，該X、Y、M、N均大于等于I。
[0007]更進一步地，該串行數(shù)據(jù)信號包括:s位的二進制的指令編碼以及g位的二進制的測試數(shù)據(jù)；其中s>l，g為8或16或32。
[0008]本發(fā)明同時公開一種集成電路，該集成電路為一次性可編程存儲器控制器電路，包括:一電平輸入端口，用于向該集成電路輸入一電平信號；一串行時鐘輸入端口，用于向該集成電路輸入一串行時鐘信號；一串行數(shù)據(jù)輸入端口，用于向該集成電路輸入一串行數(shù)據(jù)信號；一測試電路，該測試電路與一處理器連接，當(dāng)該電平信號以及該串行數(shù)據(jù)信號滿足一特定時序時，該測試電路開始工作并向該處理器發(fā)出測試數(shù)據(jù)。
[0009]更進一步地，該集成電路還包括一時鐘發(fā)生器，用于為該處理器提供一時鐘信號，該時鐘發(fā)生器與該測試電路和處理器連接，當(dāng)該測試電路開始工作，該處理器的時鐘信號為該串行時鐘信號。
[0010]更進一步地，該集成電路還包括一多路選擇器，該多路選擇器的輸入端連接該測試電路與該一次性可編程存儲器，輸出端連接該處理器；當(dāng)該測試電路開始工作，該多路選擇器將該測試數(shù)據(jù)輸出至該處理器，當(dāng)該測試電路不工作時，該多路選擇器將該一次性可編程存儲器中的數(shù)據(jù)輸出至該處理器。
[0011 ] 更進一步地，該電平信號是高壓電平信號。該集成電路還包括一高壓檢測電路，用于將該高壓電平信號轉(zhuǎn)換為一同相位的低壓電平信號并發(fā)送至該測試電路。
[0012]更進一步地，該特定時序指:在大于等于I毫秒的復(fù)位時間內(nèi)，滿足:該電平信號為Vl時，該測試電路連續(xù)接收X個脈沖的串行數(shù)據(jù)信號；該電平信號為V2時，該測試電路連續(xù)接收Y個脈沖的串行數(shù)據(jù)信號；電平信號為Vl時，該測試電路連續(xù)接收M個脈沖的串行數(shù)據(jù)信號；該電平信號為V2時，該測試電路連續(xù)接收N個脈沖的串行數(shù)據(jù)信號；當(dāng)該V1、V2分別為高電平\低電平，或低電平\高電平，該X、Y、M、N均大于等于I。
[0013]更進一步地，該串行數(shù)據(jù)信號包括:s位的二進制的指令編碼以及g位的二進制的數(shù)據(jù)；其中s>l，g為8或16或32。
[0014]更進一步地，該集成電路還包括一串行數(shù)據(jù)輸出端口，用于從該集成電路輸出一串行數(shù)據(jù)信號。
[0015]本發(fā)明同時公開一種基于一次性可編程存儲器的測試方法，包括:步驟一、接收一電平信號以及一串行數(shù)據(jù)信號，當(dāng)該電平信號以及該串行數(shù)據(jù)信號滿足一特定時序時，發(fā)送一解鎖信號；步驟二、接收該串行數(shù)據(jù)信號和一串行時鐘信號并生成一測試信號和測試時鐘信號；步驟三、將該測試時鐘信號作為主時鐘信號并接收該串行數(shù)據(jù)信號中的測試數(shù)據(jù)發(fā)送至一處理器運行。
[0016]更進一步地，該特定時序指:在大于等于I毫秒的復(fù)位時間內(nèi)，滿足:該電平信號為Vl時，接收X個脈沖的串行數(shù)據(jù)信號；該電平信號為V2時，該測試電路連續(xù)接收Y個脈沖的串行數(shù)據(jù)信號；電平信號為Vl時，該測試電路連續(xù)接收M個脈沖的串行數(shù)據(jù)信號；該電平信號為V2時，該測試電路連續(xù)接收N個脈沖的串行數(shù)據(jù)信號；當(dāng)該V1、V2分別為高電平\低電平，或低電平\高電平，該X、Y、M、N均大于等于I。
[0017]與現(xiàn)有技術(shù)相比較，本發(fā)明中所提供的可測試性電路與測試方法可使測試程序隨時修改，該特征相對于傳統(tǒng)的采用特定OTP存儲器區(qū)域存儲測試程序的方法，大大提高了測試靈活性，減少了芯片面積，節(jié)約成本。并且測試端口可以與編程端口復(fù)用，以減少使用額外的端口資源。
[0018]本發(fā)明采用了特定的芯片解鎖時序，使芯片的抗干擾性、用戶數(shù)據(jù)安全度增加。否貝1J，在應(yīng)用環(huán)境中，稍有干擾，就有可能使芯片解鎖，或者不法分子可非常容易的獲取用戶在OTP存儲器中存儲的程序。
[0019]本發(fā)明所提供的串行數(shù)據(jù)格式及命令碼，可非常容易的完成芯片的測試。
【附圖說明】
[0020]關(guān)于本發(fā)明的優(yōu)點與精神可以通過以下的發(fā)明詳述及所附圖式得到進一步的了解。
[0021]圖1是本發(fā)明所述OTP型微控制器芯片的電路結(jié)構(gòu)圖；
[0022]圖2是本發(fā)明所述OTP型微控制器芯片的解鎖時序圖；
[0023]圖3是本發(fā)明所述OTP型微控制器芯片的數(shù)據(jù)傳輸幀格式；
[0024]圖4是本發(fā)明所述OTP型微控制器芯片的測試流程圖。
【具體實施方式】
[0025]下面結(jié)合附圖詳細說明本發(fā)明的具體實施例。
[0026]本發(fā)明的目的在于提供一種測試靈活性高、芯片面積小、抗干擾性強、用戶數(shù)據(jù)安全的OTP型微控制器芯片的可測試性電路及測試方法。
[0027]為了實現(xiàn)上述目的，本發(fā)明公開一種OTP型微控制器芯片的可測試性電路。如圖1所示，包括:串行時鐘輸入端口 PSCK，用于向該芯片輸入串行時鐘信號；串行數(shù)據(jù)輸入端口 PSDI，用于向該芯片輸入串行數(shù)據(jù)信號；串行數(shù)據(jù)輸出端口 PSD0，用于從該芯片輸出串行數(shù)據(jù)信號；外部時鐘輸入端口 CLK，用于向該芯片提供正常工作的主時鐘；測試電路10，用于接收外部的測試指令及測試程序完成芯片的測試；0ΤΡ存儲器20，用于存儲用戶程序并且在正常工作時向芯片提供控制信號；CPU50，用于執(zhí)行測試程序及用戶程序。
[0028]本發(fā)明還包括高壓電平輸入端口 VPP，用于向所述集成電路的高壓檢測電路30輸入一高壓電平信號。高壓檢測電路30，用于將所述高壓電平信號VPP轉(zhuǎn)換為同相位的低壓電平信號VPP_ACT。多路選擇器40，用于選擇送入芯片控制電路的控制信號及送向CPU的運行程序是來自于OTP存儲器20的用戶程序還是來自于測試電路10測試程序；芯片控制電路(圖中未視出)，用于控制整個微控制器芯片的運行；時鐘發(fā)生器60，用于產(chǎn)生芯片工作的主時鐘CCLK。
[0029]在該串行時鐘信號PSCK的控制下，通過串行數(shù)據(jù)輸入端口 PSDI向測試電路10輸入解鎖指令、測試指令及測試程序；通過串行數(shù)據(jù)輸出端口可以將內(nèi)部的電路信號輸出已對其進行測試。
[0030]該串行時鐘輸入端口、串行數(shù)據(jù)輸入端口和串行數(shù)據(jù)輸出端口可以和芯片的程序燒寫端口共用，從而避免使用額外的端口資源。該測試電路10接收測試指令及測試程序，生成用于芯片測試的測試時鐘及用于芯片控制電路的控制信號，并且該測試電路將測試程序暫存后送向CPU50執(zhí)行。該測試電路10還可以通過測試指令將芯片內(nèi)部的關(guān)鍵信號通過串行數(shù)據(jù)輸出端口輸出，從而對其進行檢測、校準等操作.該測試時鐘CL0CK_FT是由串行輸入時鐘經(jīng)過使能控制后生成的時鐘，兩時鐘同相位。該時鐘發(fā)生器60在正常工作時選擇外部時鐘作為芯片的主時鐘，在測試模式下，該時鐘發(fā)生器選擇測試時鐘作為芯片的主時鐘。
[0031]為了解釋說明本發(fā)明，本實施例中定義芯片的內(nèi)部復(fù)位時間長度為10ms，OTP存儲器的燒寫電壓值高電平等于7.5V，X等于4，y等于1，m等于2，η等于I。
[0032]為了實現(xiàn)該上述發(fā)明目的，本發(fā)明公開一種OTP型微控制器芯片的可測試性電路結(jié)構(gòu)圖。如圖1所示，該OTP型微控制器芯片的可測試性電路結(jié)構(gòu)圖包括:測試電路10、0ΤΡ存儲器20、高壓檢測電路30、多路選擇器40、CPU50、時鐘發(fā)生器60。該可測試性電路還包括高壓燒寫引腳VPP、串行時鐘輸入引腳PSCK、串行數(shù)據(jù)輸入引腳PSD1、串行數(shù)據(jù)輸出引腳PSD0，外部時鐘輸入引腳CLK，其中VPP的低電平電壓等于芯片的工作電壓VDD，VPP的高電平電壓等于OTP存儲器的燒寫電壓值VH(VH>VDD)，其他的PSCK、PSDI, PSDO引腳的邏輯電平值與通常的CMOS電路一致。
[0033]高壓檢測電路30用于檢測引腳VPP的輸入，并生成用于測試電路10解鎖用的VPP.ACTo VPP_ACT是邏輯電平值與通常的CMOS電路一致的數(shù)字信號，其相位關(guān)系與VPP —致。
[0034]如圖2所示，當(dāng)整個芯片處于內(nèi)部復(fù)位狀態(tài)時，在VPP等于7.5V期間，PSDI引腳連續(xù)輸入4個脈沖信號；接著在VPP等于低電平期間，PSDI引腳連續(xù)輸入I個脈沖信號；接著在VPP等于高電平期間，PSDI引腳連續(xù)輸入2個脈沖信號；接著在VPP等于低電平期間PSDI引腳連續(xù)輸入I個脈沖信號。芯片內(nèi)部的測試電路10對該輸入信號序列進行監(jiān)測，如符合圖4所示的時序，則芯片進入解鎖狀態(tài)并將解鎖標志信號hv_deteCt信號置I。在進入解鎖狀態(tài)之后，內(nèi)部復(fù)位信號立刻變?yōu)闊o效狀態(tài)。
[0035]如圖3所示，本實施例中定義指令碼的長度s為6，輸入輸出數(shù)據(jù)的長度g為16。在芯片進入解鎖狀態(tài)之后，PSCK、PSD1、PSD0引腳按照圖3所示串行數(shù)據(jù)格式及命令碼的定義，向OTP控制器中的測試電路10輸入指令并輸入數(shù)據(jù)或輸入指令并讀出數(shù)據(jù)。
[0036]如圖4所示，圖4是OTP型微控制器芯片的測試流程圖。芯片的測試具體過程如下:
[0037]S101，如圖2所示，當(dāng)整個芯片處于內(nèi)部復(fù)位狀態(tài)時，在VPP等于7.5V期間，PSDI引腳連續(xù)輸入4個脈沖信號；接著在VPP等于低電平期間，PSDI引腳連續(xù)輸入I個脈沖信號；接著在VPP等于高電平期間，PSDI引腳連續(xù)輸入2個脈沖信號；接著在VPP等于低電平期間PSDI引腳連續(xù)輸入I個脈沖信號；芯片內(nèi)部的測試電路對該輸入信號序列進行監(jiān)測，如符合圖2所示的時序，則芯片進入解鎖狀態(tài)。在進入解鎖狀態(tài)之后，內(nèi)部復(fù)位信號立刻變?yōu)闊o效狀態(tài)。
[0038]S102，如圖3所示，本實施例中定義指令碼的長度s為6，輸入/輸出數(shù)據(jù)的長度g為16。在芯片進入解鎖狀態(tài)之后，PSCK、PSD1、PSDO引腳按照圖3所示數(shù)據(jù)傳輸幀格式，向芯片測試電路輸入指令并輸入測試程序。所述的串行指令碼為6位的功能測試指令。
[0039]S103，測試電路接收到正確的功能測試指令后，進入功能測試狀態(tài)，并接收由串行數(shù)據(jù)輸入端口 PSDI送來的測試程序，同時測試電路生成有效的測試模式信號M0D_FT與測試時鐘CL0CK_FT ;時鐘發(fā)生器選擇來自于測試電路的測試時鐘CL0CK_FT作為芯片工作的主時鐘；
[0040]S104，在功能測試狀態(tài)下，測試電路將串行的測試程序暫存轉(zhuǎn)換成并行的測試程序并且生成相關(guān)的控制信號，將其一起送向多路選擇器；
[0041]S105，在功能測試狀態(tài)下，多路選擇器將來自于測試電路的控制信號與測試程序分別送向控制電路與CPU ；
[0042]S106，在功能測試狀態(tài)下，在控制電路的控制下，芯片CPU執(zhí)行測試程序完成芯片的功能測試。
[0043]重復(fù)步驟SlOl至S106即可完成對整個芯片的測試。
[0044]與現(xiàn)有技術(shù)相比較，本發(fā)明中所提供的可測試性電路與測試方法可使測試程序隨時修改，該特征相對于傳統(tǒng)的采用特定OTP存儲器區(qū)域存儲測試程序的方法，大大提高了測試靈活性，減少了芯片面積，節(jié)約成本。并且測試端口可以與編程端口復(fù)用，以減少使用額外的端口資源。
[0045]本發(fā)明采用了特定的芯片解鎖時序，使芯片的抗干擾性、用戶數(shù)據(jù)安全度增加。否貝1J，在應(yīng)用環(huán)境中，稍有干擾，就有可能使芯片解鎖，或者不法分子可非常容易的獲取用戶在OTP存儲器中存儲的程序。
[0046]本發(fā)明所提供的串行數(shù)據(jù)格式及命令碼，可非常容易的完成芯片的測試。
[0047]本說明書中所述的只是本發(fā)明的較佳具體實施例，以上實施例僅用以說明本發(fā)明的技術(shù)方案而非對本發(fā)明的限制。凡本領(lǐng)域技術(shù)人員依本發(fā)明的構(gòu)思通過邏輯分析、推理或者有限的實驗可以得到的技術(shù)方案，皆應(yīng)在本發(fā)明的范圍之內(nèi)。
【主權(quán)項】
1.一種基于一次性可編程微控制器芯片的測試電路，其特征在于，包括: 一解鎖單元，所述解鎖單元接收一電平信號以及一串行數(shù)據(jù)信號，當(dāng)所述電平信號以及所述串行數(shù)據(jù)信號滿足一特定時序時，所述解鎖單元發(fā)送一解鎖信號； 一譯碼單元，所述譯碼單元與所述解鎖單元連接，所述譯碼單元接收到所述解鎖信號后接收所述串行數(shù)據(jù)信號和一串行時鐘信號并生成一測試信號和測試時鐘信號； 一測試單元，所述測試單元與所述譯碼單元連接，所述測試單元在接收到所述測試信號后接收所述串行數(shù)據(jù)信號和所述測試時鐘信號，所述測試單元將所述串行數(shù)據(jù)信號中的測試數(shù)據(jù)發(fā)送至一處理器，并將所述測試時鐘信號作為所述處理器的時鐘信號。2.如權(quán)利要求1所述的測試電路，其特征在于，所述特定時序指:在大于等于I毫秒的復(fù)位時間內(nèi)，滿足:所述電平信號為Vl時，所述解鎖單元連續(xù)接收X個脈沖的串行數(shù)據(jù)信號；所述電平信號為V2時，所述解鎖單元連續(xù)接收Y個脈沖的串行數(shù)據(jù)信號；電平信號為Vl時，所述解鎖單元連續(xù)接收M個脈沖的串行數(shù)據(jù)信號；所述電平信號為V2時，所述解鎖單元連續(xù)接收N個脈沖的串行數(shù)據(jù)信號；當(dāng)所述V1、V2分別為高電平\低電平，或低電平\高電平，所述X、Y、M、N均大于等于I。3.如權(quán)利要求1所述的測試電路，其特征在于，所述串行數(shù)據(jù)信號包括位的二進制的指令編碼以及g位的二進制的測試數(shù)據(jù)；其中s>l，g為8或16或32。4.一種集成電路，所述集成電路為一次性可編程存儲器控制器電路，其特征在于，包括: 一電平輸入端口，用于向所述集成電路輸入一電平信號； 一串行時鐘輸入端口，用于向所述集成電路輸入一串行時鐘信號； 一串行數(shù)據(jù)輸入端口，用于向所述集成電路輸入一串行數(shù)據(jù)信號； 一測試電路，所述測試電路與一處理器連接，當(dāng)所述電平信號以及所述串行數(shù)據(jù)信號滿足一特定時序時，所述測試電路開始工作并向所述處理器發(fā)出測試數(shù)據(jù)。5.如權(quán)利要求4所述的集成電路，其特征在于，所述集成電路還包括一時鐘發(fā)生器，用于為所述處理器提供一時鐘信號，所述時鐘發(fā)生器與所述測試電路和處理器連接，當(dāng)所述測試電路開始工作，所述處理器的時鐘信號為所述串行時鐘信號。6.如權(quán)利要求4所述的集成電路，其特征在于，所述集成電路還包括一多路選擇器，所述多路選擇器的輸入端連接所述測試電路與所述一次性可編程存儲器，輸出端連接所述處理器；當(dāng)所述測試電路開始工作，所述多路選擇器將所述測試數(shù)據(jù)輸出至所述處理器，當(dāng)所述測試電路不工作時，所述多路選擇器將所述一次性可編程存儲器中的數(shù)據(jù)輸出至所述處理器。7.如權(quán)利要求4所述的集成電路，其特征在于，所述電平信號為高壓電平信號。8.如權(quán)利要求7所述的集成電路，其特征在于，所述集成電路還包括一高壓檢測電路，用于將所述高壓電平信號轉(zhuǎn)換為一同相位的低壓電平信號并發(fā)送至所述測試電路。9.如權(quán)利要求4所述的集成電路，其特征在于，所述特定時序指:在大于等于I毫秒的復(fù)位時間內(nèi)，滿足:所述電平信號為Vl時，所述測試電路連續(xù)接收X個脈沖的串行數(shù)據(jù)信號；所述電平信號為V2時，所述測試電路連續(xù)接收Y個脈沖的串行數(shù)據(jù)信號；電平信號為Vl時，所述測試電路連續(xù)接收M個脈沖的串行數(shù)據(jù)信號；所述電平信號為V2時，所述測試電路連續(xù)接收N個脈沖的串行數(shù)據(jù)信號；當(dāng)所述V1、V2分別為高電平\低電平，或低電平\高電平，所述X、Y、M、N均大于等于I。10.如權(quán)利要求4所述的集成電路，其特征在于，所述串行數(shù)據(jù)信號包括:s位的二進制的指令編碼以及g位的二進制的數(shù)據(jù)；其中s>l，g為8或16或32。11.如權(quán)利要求4所述的集成電路，其特征在于，所述集成電路還包括一串行數(shù)據(jù)輸出端口，用于從所述集成電路輸出一串行數(shù)據(jù)信號。12.—種基于一次性可編程存儲器的測試方法，其特征在于，包括: 步驟一、接收一電平信號以及一串行數(shù)據(jù)信號，當(dāng)所述電平信號以及所述串行數(shù)據(jù)信號滿足一特定時序時，發(fā)送一解鎖信號； 步驟二、接收所述串行數(shù)據(jù)信號和一串行時鐘信號并生成一測試信號和測試時鐘信號; 步驟三、將所述測試時鐘信號作為主時鐘信號并接收所述串行數(shù)據(jù)信號中的測試數(shù)據(jù)發(fā)送至一處理器運行。13.如權(quán)利要求12所述的測試方法，其特征在于，所述特定時序指:在大于等于I毫秒的復(fù)位時間內(nèi)，滿足:所述電平信號為Vl時，接收X個脈沖的串行數(shù)據(jù)信號；所述電平信號為V2時，所述測試電路連續(xù)接收Y個脈沖的串行數(shù)據(jù)信號；電平信號為Vl時，所述測試電路連續(xù)接收M個脈沖的串行數(shù)據(jù)信號；所述電平信號為V2時，所述測試電路連續(xù)接收N個脈沖的串行數(shù)據(jù)信號；當(dāng)所述V1、V2分別為高電平\低電平，或低電平\高電平，所述X、Y、Μ、N均大于等于I。
【文檔編號】G01R31/28GK105988074SQ201510075394
【公開日】2016年10月5日
【申請日】2015年2月12日
【發(fā)明人】楊維, 張文榮, 陸健, 王成, 王鵬, 徐學(xué)良
【申請人】上海晟矽微電子股份有限公司