一種數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置的制造方法
【專利摘要】本發(fā)明公開了一種數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置，包括一個閾值電平控制器和N組ADC模塊、降速模塊和數(shù)字比較模塊，其中閾值電平控制器、降速模塊、數(shù)字比較模塊均在FPGA中實現(xiàn)，每組ADC模塊、降速模塊和數(shù)字比較模塊對應(yīng)一個輸入信號通道；閾值電平控制器根據(jù)用戶指令生成每個功能模塊中每個通道對應(yīng)的閾值電平和閾值靈敏度電壓發(fā)送給對應(yīng)的數(shù)字比較模塊，ADC模塊對對應(yīng)通道的輸入信號進(jìn)行模數(shù)轉(zhuǎn)換，經(jīng)降速模塊降速后輸入數(shù)字比較模塊，數(shù)字比較模塊根據(jù)閾值電平和閾值靈敏度對降速后的數(shù)字信號進(jìn)行比較判斷得到電平信號，輸入至對應(yīng)的功能模塊進(jìn)行處理。本發(fā)明可以為每個功能模塊獨立進(jìn)行閾值電平和閾值靈敏度設(shè)置，從而提高數(shù)字示波器的性能。
【專利說明】
一種數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置
技術(shù)領(lǐng)域
[0001 ]本發(fā)明屬于數(shù)字示波器技術(shù)領(lǐng)域，更為具體地講，涉及一種數(shù)字示波器的模數(shù)信 號轉(zhuǎn)換裝置。
【背景技術(shù)】
[0002] 數(shù)字示波器作為通用測試儀器，被廣泛的應(yīng)用在各個行業(yè)中，因此需要示波器具 有多種功能以滿足各種測試場合的需求。在當(dāng)前市場上的數(shù)字示波器中，觸發(fā)采集、協(xié)議分 析、波形搜索、頻率測量功能是一臺數(shù)字示波器必備的功能，要實現(xiàn)這些功能都需要采用比 較器根據(jù)預(yù)設(shè)的閾值電平對輸入信號進(jìn)行判決來生成數(shù)字信號，即完成輸入信號的模數(shù)信 號轉(zhuǎn)換。圖1是現(xiàn)有技術(shù)中數(shù)字示波器模數(shù)信號轉(zhuǎn)換裝置結(jié)構(gòu)圖。如圖1所示，目前國內(nèi)多數(shù) 采用FPGA(Field-Programmab 1 e Gate Array，即現(xiàn)場可編程門陣列)實現(xiàn)觸發(fā)采集、協(xié)議分 析、波形搜索、頻率測量功能，F(xiàn)PGA實現(xiàn)本質(zhì)是對一連串的"0"、"1"數(shù)字信號進(jìn)行處理，而數(shù) 字信號由比較器產(chǎn)生，每一個輸入信號通道Cm連接一個比較器，i = 1，2，…，N，N表示通道 數(shù)。每個通道Cm的輸入信號與比較器的閾值電平進(jìn)行比較判斷，高于閾值電平為1，低于閾 值電平為〇,從而實現(xiàn)模數(shù)信號的轉(zhuǎn)換。比較器的閾值電平可通過DAC(Digital to analog converter，數(shù)字模擬轉(zhuǎn)換器)調(diào)節(jié)。該方案可以稱為"比較器+DACT技術(shù)方案。
[0003] 經(jīng)過研究發(fā)現(xiàn)，采用"比較器+DAC"方案產(chǎn)生數(shù)字信號主要有以下缺陷：
[0004] (1)關(guān)鍵信號產(chǎn)生錯誤。
[0005] 如設(shè)置通道CH1正斜率等于20ns觸發(fā)，現(xiàn)有方案采用的是一路數(shù)字信號由比較器1 產(chǎn)生，另一路數(shù)字信號經(jīng)多路選擇器選擇后由比較器5產(chǎn)生，因兩個比較器轉(zhuǎn)換速率不同、 電路傳輸延遲等問題，增加了 2路數(shù)字信號間的延遲時間，且該延時時間與示波器器件性能 相關(guān)，最終導(dǎo)致采集需要的觸發(fā)信號產(chǎn)生時刻錯誤，所以屏幕顯示的波形與實際被測信號 不同。
[0006] (2)對高速協(xié)議分析成功率低。
[0007] 如對100M以太網(wǎng)進(jìn)行協(xié)議分析，100M以太網(wǎng)物理層信號頻率為125MHz，而FPGA內(nèi) 部采樣時鐘不超過400MHz，且采樣時鐘與100M以太網(wǎng)信號間的相位隨機。因此在FPGA中對 100M以太網(wǎng)信息進(jìn)行取樣時，如果FPGA的采樣點恰好位于數(shù)字信號的亞穩(wěn)態(tài)區(qū)域，那么 FPGA提取的數(shù)據(jù)就是錯誤的，最終導(dǎo)致100M以太網(wǎng)協(xié)議分析失??；如果FPGA采樣位置未在 亞穩(wěn)態(tài)區(qū)域，那么提取的數(shù)據(jù)則符合物理層規(guī)范，但以太網(wǎng)一幀數(shù)據(jù)長度較大，只要提取數(shù) 據(jù)錯誤，就會導(dǎo)致分析失敗，所以分析成功率低。
[0008] (3)固定的閾值靈敏度影響示波器功能實現(xiàn)。
[0009] 在"DAC+比較器"的方案中，閾值電平的靈敏度通過調(diào)節(jié)比較器的遲滯電壓實現(xiàn)， 且遲滯電壓的大小由比較器反饋電阻大小決定，所以無法根據(jù)輸入信號噪聲大小實現(xiàn)閾值 電平靈活調(diào)節(jié)，也就無法產(chǎn)生正確的數(shù)字信號，影響功能實現(xiàn)。如閾值電平靈敏度設(shè)置過 小，在邊沿觸發(fā)中會導(dǎo)致觸發(fā)信號誤產(chǎn)生;在頻率測量中會導(dǎo)致測量數(shù)據(jù)錯誤;如閾值電平 設(shè)置過大，當(dāng)信號幅度小于靈敏度電壓時，比較器不能產(chǎn)生數(shù)字信號，使得頻率測量不能實 現(xiàn)、沒有觸發(fā)信號產(chǎn)生。
[0010] (4)觸發(fā)采集、協(xié)議分析、波形搜索3個功能使用同一閾值電平，影響示波器功能實 現(xiàn)。
[0011] 當(dāng)示波器的通道輸入標(biāo)準(zhǔn)12c協(xié)議信號時，且CH1為時鐘信號、時鐘頻率1 OOKHz、 CH2為數(shù)據(jù)信號、電平標(biāo)準(zhǔn)為LVTTL，當(dāng)按照如下步驟順序操作時：
[0012] (a)設(shè)置觸發(fā)條件為CH1上升時間大于800ns停止，閾值H為2.8V、閾值L為1.2V，即 比較器1閾值為2.8V、比較器5閾值為1.2V;
[0013 ] (b)設(shè)置標(biāo)記條件為CH1上升沿，閾值CH2為3V，即比較器2閾值為3V;
[0014] (c)設(shè)置I2C協(xié)議分析參數(shù)為時鐘CH1、數(shù)據(jù)CH2、7位地址模式，閾值CH1為1.5V、CH2 為1.4V，即比較器1的閾值為1.5V、比較器2的閾值為1.4V。
[0015] 因每一個通道只有一個比較器，所以閾值電平與最近的操作一致，即比較器1的閾 值為1.5V、比較器2的閾值為1.4V、比較器5閾值為1.2V。該方案使得觸發(fā)模塊和波形搜索模 塊的閾值發(fā)生了改變，示波器沒有按照用戶給定的參數(shù)實現(xiàn)其功能，導(dǎo)致屏幕顯示的內(nèi)容 與用戶設(shè)置參數(shù)不符。

【發(fā)明內(nèi)容】

[0016] 本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝 置，采用"ADC+FPGA"技術(shù)方案，為每個功能模塊獨立進(jìn)行閾值電平和閾值靈敏度設(shè)置，從而 提尚數(shù)字不波器的性能。
[0017] 為實現(xiàn)上述發(fā)明目的，本發(fā)明數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置，包括一個閾值電 平控制器和N組ADC模塊ADCi、降速模塊Si和數(shù)字比較模塊Ci，i = 1，2，…，N，其中閾值電平控 制器、降速模塊Si、數(shù)字比較模塊Ci均在FPGA中實現(xiàn)，每組ADC模塊ADCi、降速模塊Si和數(shù)字 比較模塊匕對應(yīng)一個輸入信號通道；
[0018] 閾值電平控制器用于根據(jù)用戶指令生成每個功能模塊中每個通道對應(yīng)的閾值電 平和閾值靈敏度電壓，其中閾值電平記為V^，閾值靈敏度電壓記為％，.其中 0 S g S 2X - U且％ > gg < 2、j = 1，2，…，M，M表示數(shù)字比較模塊Ci中數(shù)字比 較器的數(shù)量，K表示ADC模塊的位數(shù)；
[0019] ADC模塊ADCi分別接收對應(yīng)信號調(diào)理通道CHi的輸入信號，轉(zhuǎn)化為數(shù)字信號DATAi， 發(fā)送給對應(yīng)降速模塊S 1;
[0020] 降速模塊Si對接收得到的數(shù)字信號DATAi進(jìn)行降速得到數(shù)字信發(fā)送給 對應(yīng)的數(shù)字比較比較模塊Ci;
[0021] 數(shù)字比較模塊Ci包括M個數(shù)字比較器cij，每個數(shù)字比較器cij接收數(shù)字信號S_ DATA，根據(jù)閾值電平心和閾值靈敏度電壓 <對數(shù)字信號S_DAT&進(jìn)行比較判斷得到電平信 號，輸入至對應(yīng)的功能模塊。
[0022]本發(fā)明數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置，包括一個閾值電平控制器和N組ADC模 塊、降速模塊和數(shù)字比較模塊，其中閾值電平控制器、降速模塊、數(shù)字比較模塊均在FPGA中 實現(xiàn)，每組ADC模塊、降速模塊和數(shù)字比較模塊對應(yīng)一個輸入信號通道；閾值電平控制器根 據(jù)用戶指令生成每個功能模塊中每個通道對應(yīng)的閾值電平和閾值靈敏度電壓發(fā)送給對應(yīng) 的數(shù)字比較模塊，ADC模塊對對應(yīng)通道的輸入信號進(jìn)行模數(shù)轉(zhuǎn)換，經(jīng)降速模塊降速后輸入數(shù) 字比較模塊，數(shù)字比較模塊根據(jù)閾值電平和閾值靈敏度對降速后的數(shù)字信號進(jìn)行比較判斷 得到電平信號，輸入至對應(yīng)的功能模塊進(jìn)行處理。
[0023]本發(fā)明通過模數(shù)信號轉(zhuǎn)換裝置采用"ADC+FPGA"技術(shù)方案實現(xiàn)，可以提高所生成數(shù) 字信號的準(zhǔn)確性，提高數(shù)字示波器的性能;實現(xiàn)了對各個功能模塊閾值電平和閾值靈敏度 的獨立設(shè)置，大大提高了數(shù)字示波器同時使用兩個以上功能模塊的準(zhǔn)確度。
【附圖說明】
[0024] 圖1是現(xiàn)有技術(shù)中數(shù)字示波器模數(shù)信號轉(zhuǎn)換裝置結(jié)構(gòu)圖；
[0025] 圖2是本發(fā)明數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置的【具體實施方式】結(jié)構(gòu)圖；
[0026] 圖3是本實施例中數(shù)字比較模塊的結(jié)構(gòu)圖；
[0027] 圖4是本實施例中各項功能模塊的閾值電平示意圖。
【具體實施方式】
[0028] 下面結(jié)合附圖對本發(fā)明的【具體實施方式】進(jìn)行描述，以便本領(lǐng)域的技術(shù)人員更好地 理解本發(fā)明。需要特別提醒注意的是，在以下的描述中，當(dāng)已知功能和設(shè)計的詳細(xì)描述也許 會淡化本發(fā)明的主要內(nèi)容時，這些描述在這里將被忽略。
[0029]實施例
[0030] 圖2是本發(fā)明數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置的【具體實施方式】結(jié)構(gòu)圖。如圖2所 示，本發(fā)明數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置包括一個閾值電平控制器和N組ADC模塊ADQ、 降速模塊Si和數(shù)字比較模塊Ci，i = 1，2，…，N，其中閾值電平控制器、降速模塊Si、數(shù)字比較 模塊Ci均在FPGA中實現(xiàn)。每組ADC模塊ADCi、降速模塊Si和數(shù)字比較模塊Ci對應(yīng)一個輸入信 號通道。
[0031] 閾值電平控制器用于根據(jù)用戶指令生成每個功能模塊中每個通道對應(yīng)的閾值電 平和閾值靈敏度電壓，其中閾值電平記為V^，閾值靈敏度電壓記為其中j = l，2,…，M，M 表示數(shù)字比較模塊C沖數(shù)字比較器的數(shù)量。閾值電平Vu的取值范圍滿足0<K2k-1，閾值 靈敏度電壓 < 的取值范圍也滿足〇 S -1:，且& > <，％+< < 2A%K表示ADC模 塊的位數(shù)。閾值電平控制器將閾值電平和閾值靈敏度電壓記為g發(fā)送給對應(yīng)的數(shù)字比 較模塊Ci。
[0032] ADC模塊ADCi分別接收對應(yīng)信號調(diào)理通道CHi的輸入信號，轉(zhuǎn)化為數(shù)字信號DATAi， 發(fā)送給對應(yīng)降速模塊Si。
[0033] 降速模塊Si對接收得到的數(shù)字信號DATAi進(jìn)行降速得到數(shù)字信發(fā)送給 對應(yīng)的數(shù)字比較比較模塊G。設(shè)置降速模塊&是因為目前數(shù)字示波器一般采用高速采樣，數(shù) 字信號DATAi的速率很高，會超出FPGA處理數(shù)據(jù)速率的上限，因此需要降速模塊Si進(jìn)行串并 轉(zhuǎn)換，從而降低數(shù)字信號的速率，使其位于FPGA能夠正常處理的數(shù)據(jù)速率范圍之內(nèi)。串并轉(zhuǎn) 換的參數(shù)是根據(jù)數(shù)字示波器高速采樣的具體參數(shù)來設(shè)置。
[0034] 數(shù)字比較模塊Ci包括M個數(shù)字比較器cij，每個數(shù)字比較器cij接收數(shù)字信號S_ DATAi，根據(jù)對應(yīng)的閾值電平Vij和閾值靈敏度電壓0對數(shù)字信號S_DATAi進(jìn)行比較判斷得到 電平信號，從而將輸入的模擬信號轉(zhuǎn)換為經(jīng)閾值電平比較判斷后的數(shù)字信號，輸入至對應(yīng) 的功能模塊。然后由各個功能模塊根據(jù)電平信號進(jìn)行后續(xù)處理。
[0035] 如圖2所示，本實施例中功能模塊包括觸發(fā)模塊5、協(xié)議分析模塊6、波形搜索模塊7 和頻率測量模塊8共計4個功能模塊。對于觸發(fā)模塊5和波形搜索模塊7,由于具體的觸發(fā)方 式或波形搜索方式不同，需要一路或兩路信號，即需要一組或兩組閾值電平和閾值靈敏度 電壓，其中觸發(fā)和波形搜索需要兩路信號的類型有:欠幅、斜率、上升/下降時間；需要一路 信號的類型有:邊沿、序列、脈寬、邏輯、建立與保持時間違規(guī)、總線。如果要兼顧所有方式， 那么觸發(fā)模塊5和波形搜索模塊7需要配置兩個數(shù)字比較器，協(xié)議分析模塊6和頻率測量模 塊8各需要一組閾值電平和閾值靈敏度電壓，需要各自配置一個數(shù)字比較器?？芍獢?shù)字比較 器 Clj的數(shù)量是根據(jù)功能模塊的具體設(shè)置來確定的，根據(jù)以上分析可知本實施例中每個數(shù)字 比較模塊匕需要配置6個數(shù)字比較器，即M=6。
[0036] 圖3是本實施例中數(shù)字比較模塊的結(jié)構(gòu)圖。如圖3所示，本實施例中數(shù)字比較模塊 Ci的6個數(shù)字比較器中，數(shù)字比較器cu和c i2的電平信號輸出至觸發(fā)模塊5,數(shù)字比較器ci3和 cl4的電平信號輸出至波形搜索模塊7,數(shù)字比較器c l5的電平信號輸出至協(xié)議分析模塊6,數(shù) 字比較器Cl6的電平信號輸出至頻率測量模塊8。
[0037] 數(shù)字比較器Clj中的輸出電平規(guī)則可以根據(jù)需要進(jìn)行設(shè)置。本實施例中所采用的規(guī) 則如下：
[0038] (a)如果[似以一匕+巧，則數(shù)字比較器叫輸出高電平1;
[0039] (b)如果巧，則數(shù)字比較器Cij輸出低電平〇;
[0040] (c)如果<<[似珥<4 +巧，則數(shù)字比較器叫輸出保持當(dāng)前電平狀態(tài)不 變。
[0041]為了更好地說明本發(fā)明的技術(shù)效果，采用一個具體實施例進(jìn)行實驗驗證。本實施 例中數(shù)字示波器觸發(fā)和波形搜索類型包括邊沿、序列、脈寬、欠幅、邏輯、建立與保持時間違 規(guī)、斜率、上升/下降時間、總線等類型；協(xié)議分析類型包括1 2(：、3?1、1?-232、1^8、0411〇1-STD-1553B、I2S/LJ/RJ/TDM、LIN、以太網(wǎng)、FlexRay等；垂直方向有 10div、ADC分辨率為8bit。 下面以邊沿觸發(fā)、邊沿波形特征搜索、i2c協(xié)議分析、cm頻率測量為例進(jìn)行以下操作(幅度檔 為500mV/div)。
[0042]圖4是本實施例中各項功能模塊的閾值電平示意圖。如圖4所示，各功能模塊的閾 值電平和閾值靈敏度設(shè)置如下：
[0043] 1)在觸發(fā)菜單，設(shè)置觸發(fā)類型為邊沿、觸發(fā)源為Cm、觸發(fā)電平為2. IV、閾值靈敏度 為20mV;
[0044] 2)在波形搜索菜單，設(shè)置搜索類型為邊沿、搜索通道為Oh、閾值電平為2.7V、閾值 靈敏度為40mV;
[0045] 3)在協(xié)議分析菜單，設(shè)置協(xié)議類型為I2C、類型為7bit地址、SDL輸入為CH^SDA輸入 為CH 2、SDL閾值電平為1.3V、SDA閾值電平為1.4V、SDL、SDA閾值靈敏度均為60mV;
[0046] 4)在頻率測量菜單，設(shè)置測量通道Cm打開，閾值電平為2.3V，閾值靈敏度為40mV。 [0047] 本次實驗驗證中，ADC滿量程對應(yīng)信號最大幅度電壓為500mV/div*10div = 5V，所 以數(shù)字比較模塊&中的數(shù)字比較器C11的閾值電平Vn為107、閾值靈敏度Fj為1;數(shù)字比較模 塊G中的數(shù)字比較器c13的閾值電平V13為137、閾值靈敏度!^為2;數(shù)字比較模塊G中的數(shù)字 比較器c 15的閾值電平V15為66、閾值靈敏度巧為3，數(shù)字比較模塊C2中的數(shù)字比較器c 25的閾 值電平V25為71、閾值靈敏度g為3;數(shù)字比較模塊心中的數(shù)字比較器c16的閾值電平V 16為 117、閾值靈敏度U為2。
[0048]因此在本次實驗驗證中，數(shù)字比較模塊&中的數(shù)字比較器cn輸出電平規(guī)則如下： [0049] (a)如果S+DATAi^lOS，則數(shù)字比較器cn輸出高電平1;
[0050] (b)如果S_DATAi< 106，則數(shù)字比較器cn輸出低電平0;
[0051] (c)如果106<5_0六1心<108,則數(shù)字比較器cn輸出保持當(dāng)前電平狀態(tài)不變。
[0052] 數(shù)字比較模塊&中的數(shù)字比較器c13輸出電平規(guī)則如下：
[0053] (a)如果S_DATAi彡139，則數(shù)字比較器c13輸出高電平1;
[0054] (b)如果S+DATA^ 135，則數(shù)字比較器c13輸出低電平0;
[0055] (c)如果135<5_0六1心<139,則數(shù)字比較器c13輸出保持當(dāng)前電平狀態(tài)不變。
[0056] 數(shù)字比較模塊&中的數(shù)字比較器c15輸出電平規(guī)則如下：
[0057] (a)如果S_DATA069,則數(shù)字比較器c15輸出高電平1;
[0058] (b)如果S_DATA<63,則數(shù)字比較器c15輸出低電平0;
[0059] (c)如果63<5_0六了心<69,則數(shù)字比較器c15輸出保持當(dāng)前電平狀態(tài)不變。
[0060]數(shù)字比較模塊C2中的數(shù)字比較器c25輸出電平規(guī)則如下：
[0061 ] (a)如果S_DATA2多74，則數(shù)字比較器c25輸出高電平1;
[0062] (b)如果S_DATA2 < 68，則數(shù)字比較器c25輸出低電平0;
[0063] (c)如果68<S_DATA2<74,則數(shù)字比較器c25輸出保持當(dāng)前電平狀態(tài)不變。
[0064]數(shù)字比較模塊&中的數(shù)字比較器c16輸出電平規(guī)則如下：
[0065] (a)如果S_DATAi彡119，則數(shù)字比較器c 16輸出高電平1;
[0066] (b)如果S_DATAi< 115，則數(shù)字比較器c16輸出低電平0;
[0067] (c)如果115 < S_DATAi < 119，則數(shù)字比較器c16輸出保持當(dāng)前電平狀態(tài)不變。
[0068] 觸發(fā)模塊根據(jù)1)中設(shè)置的觸發(fā)參數(shù)從通道Cm的數(shù)字比較器cn輸出的數(shù)字信號查 找符合條件的信號，如果找到則生成觸發(fā)信號，否則不生成觸發(fā)信號。
[0069] 波形搜索模塊根據(jù)2)中設(shè)置的波形搜索參數(shù)從通道Cm的數(shù)字比較器c13輸出的數(shù) 字信號查找符合條件的信號，如果找到則標(biāo)記，否則不標(biāo)記。
[0070] 協(xié)議分析模塊根據(jù)3)中設(shè)置的協(xié)議分析參數(shù)從通道cm的數(shù)字比較器C15和CH2的 數(shù)字比較器c25輸出的2路數(shù)字信號進(jìn)行協(xié)議信息提取，并根據(jù)I2C協(xié)議規(guī)范進(jìn)行分析。
[0071] 頻率測量模塊根據(jù)4)中設(shè)置的頻率測量參數(shù)從通道Cm的數(shù)字比較器c16輸出的數(shù) 字信號進(jìn)行頻率測量。
[0072]根據(jù)以上說明可知，本發(fā)明數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置與現(xiàn)有的"DAC+比較 器"技術(shù)方案不同，可以總結(jié)為"ADC+FPGA"技術(shù)方案。以本實施例為例，4個功能模塊需要的 數(shù)字信號均由FPGA內(nèi)部的數(shù)字比較模塊產(chǎn)生，那么4個數(shù)字比較模塊可以使用同一個時鐘， 因此產(chǎn)生的數(shù)字信號與比較器芯片的轉(zhuǎn)換速率、電路延遲無關(guān)，同時數(shù)字比較模塊與4個功 能模塊均由FPGA實現(xiàn)，使用相同的時鐘能夠進(jìn)一步減少計數(shù)誤差，計數(shù)值與信號產(chǎn)生相關(guān)。 因此，本發(fā)明能夠?qū)崿F(xiàn)FPGA內(nèi)部產(chǎn)生的數(shù)字信號更加準(zhǔn)確，從而提高數(shù)字示波器的準(zhǔn)確性。 [0073]假設(shè)以太網(wǎng)信號帶寬為100M，信號速率125MHz，本實施例中采用采樣率為5GSPS的 ADC模塊，那么能夠?qū)崿F(xiàn)40倍的過采樣，協(xié)議分析模塊則可以對40個"0"、"1"數(shù)據(jù)進(jìn)行分析， 而"DAC+比較器"的方案只能對不超過5個進(jìn)行分析，所以對于高速協(xié)議信號，采用 本發(fā)明能夠?qū)f(xié)議分析模塊提供更多的原始數(shù)據(jù)，使分析結(jié)果更加準(zhǔn)確。
[0074]同時5GSPS的采樣率表示每2個數(shù)據(jù)點之間的時間差為200ps，也就是經(jīng)數(shù)字比較 模塊轉(zhuǎn)換后相鄰的2個信號間的時間差為200ps。而"DAC+比較器"技術(shù)方案中波形 搜索信號最高頻率則與波形搜索模塊的時鐘頻率相關(guān)，目前F P G A內(nèi)部系統(tǒng)時鐘最高 400MHz，對應(yīng)的時間分辨率為2.5ns。結(jié)合奈奎斯特采樣定律，本發(fā)明能夠?qū)崿F(xiàn)更高頻率的 波形搜索功能且搜索結(jié)果更加準(zhǔn)確。
[0075] 此外，本發(fā)明中數(shù)字比較器閾值靈敏度電壓可以根據(jù)波形質(zhì)量由用戶設(shè)置，對于 低信噪比的信號可以增大靈敏度電壓，對于高信噪比的信號可以減小靈敏度電壓。因此相 對于"DAC+比較器"技術(shù)方案，本發(fā)明的閾值靈敏度可以靈活設(shè)置，極大的方便用戶觀察感 興趣波形。
[0076] 由于目前市場上的數(shù)字示波器大都采用"ADC+FPGA"來實現(xiàn)其功能模塊，因此在現(xiàn) 有的數(shù)字示波器平臺上很容易擴展實現(xiàn)本發(fā)明，升級容易，可以幫助生產(chǎn)企業(yè)節(jié)約成本。
[0077] 盡管上面對本發(fā)明說明性的【具體實施方式】進(jìn)行了描述，以便于本技術(shù)領(lǐng)域的技術(shù) 人員理解本發(fā)明，但應(yīng)該清楚，本發(fā)明不限于【具體實施方式】的范圍，對本技術(shù)領(lǐng)域的普通技 術(shù)人員來講，只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些 變化是顯而易見的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護之列。
【主權(quán)項】
1. 一種數(shù)字示波器的模數(shù)信號轉(zhuǎn)換裝置，其特征在于包括一個閾值電平控制器和N組 ADC模塊ADCi、降速模塊Si和數(shù)字比較模塊Ci，i = l，2,…，N，其中閾值電平控制器、降速模塊 Si、數(shù)字比較模塊Ci均在FPGA中實現(xiàn)，每組ADC模塊ADCi、降速模塊Si和數(shù)字比較模塊Ci對應(yīng) 一個輸入信號通道； 閾值電平控制器用于根據(jù)用戶指令生成每個功能模塊中每個通道對應(yīng)的閾值電平和 閾值靈敏度電壓，其中閾值電平記為Vij，閾值靈敏度電壓記為，其中0<Vij<2K-l， -丨，且^>：^>，％+^ <2'j = 1，2,…，M，M表示功能模塊的數(shù)量，K表示 ADC模塊的位數(shù)； ADC模塊ADQ分別接收對應(yīng)信號調(diào)理通道Cm的輸入信號，轉(zhuǎn)化為數(shù)字信號DATA:，發(fā)送 給對應(yīng)降速模塊Si; 降速模塊Si對接收得到的數(shù)字信號DATAi進(jìn)行降速得到數(shù)字信發(fā)送給對應(yīng) 的數(shù)字比較比較模塊Ci; 數(shù)字比較模塊Ci包括M個數(shù)字比較模塊器cij，每個數(shù)字比較器cij接收數(shù)字信號S_ DATA:，根據(jù)閾值電平和閾值靈敏度電壓^對數(shù)字信號S_DATAi進(jìn)行比較得到電平信號， 從而將輸入的模擬信號轉(zhuǎn)換為經(jīng)閾值電平比較判斷后的數(shù)字信號，輸入至對應(yīng)的功能模 塊。2. 根據(jù)權(quán)利要求1所述的模數(shù)信號轉(zhuǎn)換裝置，其特征在于，所述數(shù)字比較器Clj的比較規(guī) 則如下： (a) 如果（￡^珥2^ + ^1，則數(shù)字比較器叫輸出高電平1; (b) 如果G，則數(shù)字比較器叫輸出低電平0; (c) 如果匕-< < S __a47M, <匕+咬，則數(shù)字比較器Clj輸出保持當(dāng)前電平狀態(tài)不變。
【文檔編號】G01R13/02GK106053908SQ201610529765
【公開日】2016年10月26日
【申請日】2016年7月6日
【發(fā)明人】曾浩, 許波, 郭連平, 潘卉青, 張沁川, 蔣俊
【申請人】電子科技大學(xué)